JPH11136119A - 入力回路 - Google Patents
入力回路Info
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- JPH11136119A JPH11136119A JP9297357A JP29735797A JPH11136119A JP H11136119 A JPH11136119 A JP H11136119A JP 9297357 A JP9297357 A JP 9297357A JP 29735797 A JP29735797 A JP 29735797A JP H11136119 A JPH11136119 A JP H11136119A
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- signal
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Abstract
(57)【要約】
【課題】 外部の制御信号によらずに、ＬＳＩ内部で保
持する信号で、入力レベルをプルアップまたはプルダウ
ンさせ、かつ入力回路毎にプルアップまたはプルダウン
の制御を可能にする。 【解決手段】 入力バッファ１に入力する入力ネット５
を、制御信号Ｕ,Ｄによってプルアップまたはプルダウ
ンする手段３，４を有し、入力バッファ１の出力信号を
保持する手段２と、前記制御信号Ｕ，Ｄに代えて、保持
手段２の出力信号によって、入力ネットをプルアップな
らびにプルダウンする手段３，４と、を有する。
持する信号で、入力レベルをプルアップまたはプルダウ
ンさせ、かつ入力回路毎にプルアップまたはプルダウン
の制御を可能にする。 【解決手段】 入力バッファ１に入力する入力ネット５
を、制御信号Ｕ,Ｄによってプルアップまたはプルダウ
ンする手段３，４を有し、入力バッファ１の出力信号を
保持する手段２と、前記制御信号Ｕ，Ｄに代えて、保持
手段２の出力信号によって、入力ネットをプルアップな
らびにプルダウンする手段３，４と、を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
（以後、ＬＳＩと略称する）の入力回路に関し、特にそ
の外部端子をプルアップあるいはプルダウンする機能を
もった入力回路に関する。
（以後、ＬＳＩと略称する）の入力回路に関し、特にそ
の外部端子をプルアップあるいはプルダウンする機能を
もった入力回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩの入力回路においては、た
とえば特開平６―５３８１０号公報に示されるように、
入力端子の信号レべルをプルアップ抵抗を働かせてプル
アップしたり、あるいはプルダウン抵抗を働かせてプル
ダウンしたりする場合に、ＬＳＩ外部から専用の制御信
号を用いて切り替える方法が行われていた。図６は、該
公報の入力回路のを示す回路図である。半導体集積回路
３１の入力信号３３は、プルアップ抵抗４１によってプ
ルアップされるか、あるいはプルダウン抵抗４２によっ
てプルダウンされる。このとき、プルアップかプルダウ
ンかの選択制御は、ＬＳＩ外部からの制御信号３５によ
って行われるようになっている。
とえば特開平６―５３８１０号公報に示されるように、
入力端子の信号レべルをプルアップ抵抗を働かせてプル
アップしたり、あるいはプルダウン抵抗を働かせてプル
ダウンしたりする場合に、ＬＳＩ外部から専用の制御信
号を用いて切り替える方法が行われていた。図６は、該
公報の入力回路のを示す回路図である。半導体集積回路
３１の入力信号３３は、プルアップ抵抗４１によってプ
ルアップされるか、あるいはプルダウン抵抗４２によっ
てプルダウンされる。このとき、プルアップかプルダウ
ンかの選択制御は、ＬＳＩ外部からの制御信号３５によ
って行われるようになっている。
【０００３】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、ＬＳＩの外部端子を有効に使えないと
いうことである。その理由は、プルアップするかプルダ
ウンするかを選択するために、制御信号を入力するため
のＬＳＩ外部端子が必要になるためである。
の技術において、ＬＳＩの外部端子を有効に使えないと
いうことである。その理由は、プルアップするかプルダ
ウンするかを選択するために、制御信号を入力するため
のＬＳＩ外部端子が必要になるためである。
【０００４】第２の問題点は、従来の技術において、各
入力回路ごとにプルアップするかプルダウンするかを自
由に選択できないということである。その理由は、ＬＳ
Ｉ外部からの制御信号によってプルアップするかあるい
はプルダウンするかを選択するようになっているため、
入力回路ごとに個別の制御信号端子を持つと制御信号端
子が多数必要になってしまう。従って、１本ないしは少
数本の制御信号端子から、ＬＳＩ内の各入力回路に制御
信号を分配することになるため、同じ制御信号が配られ
た入力回路どうしではプルアップかプルダウンがすべて
同―の設定になってしまうからである。
入力回路ごとにプルアップするかプルダウンするかを自
由に選択できないということである。その理由は、ＬＳ
Ｉ外部からの制御信号によってプルアップするかあるい
はプルダウンするかを選択するようになっているため、
入力回路ごとに個別の制御信号端子を持つと制御信号端
子が多数必要になってしまう。従って、１本ないしは少
数本の制御信号端子から、ＬＳＩ内の各入力回路に制御
信号を分配することになるため、同じ制御信号が配られ
た入力回路どうしではプルアップかプルダウンがすべて
同―の設定になってしまうからである。
【０００５】この発明の目的は、外部の制御信号によら
ずに、ＬＳＩ内部で保持する信号で、入力レベルをプル
アップまたはプルダウンさせることにより、ＬＳＩ入力
端子を外部制御信号に用いないで、また、入力回路毎に
プルアップまたはプルダウンの制御を可能にする入力回
路にある。
ずに、ＬＳＩ内部で保持する信号で、入力レベルをプル
アップまたはプルダウンさせることにより、ＬＳＩ入力
端子を外部制御信号に用いないで、また、入力回路毎に
プルアップまたはプルダウンの制御を可能にする入力回
路にある。
【０００６】
【課題を解決するための手段】この発明の入力回路は、
入力バッファに入力する入力ネットを、制御信号によっ
てプルアップまたはプルダウンする手段を有する入力回
路において、前記入力バッファの出力信号を保持する手
段と、前記保持手段の出力信号によって、前記入力ネッ
トをプルアップまたはプルダウンする手段と、を有する
ことを特徴とする。
入力バッファに入力する入力ネットを、制御信号によっ
てプルアップまたはプルダウンする手段を有する入力回
路において、前記入力バッファの出力信号を保持する手
段と、前記保持手段の出力信号によって、前記入力ネッ
トをプルアップまたはプルダウンする手段と、を有する
ことを特徴とする。
【０００７】更に、前記保持手段は、クロック信号によ
り、前記入力バッファの出力信号を保持し、前記プルア
ップ手段を動作あるいは非動作にする第１の信号と、前
記プルダウン手段を動作あるいは非動作にする第２の信
号と、を有することを特徴とする。
り、前記入力バッファの出力信号を保持し、前記プルア
ップ手段を動作あるいは非動作にする第１の信号と、前
記プルダウン手段を動作あるいは非動作にする第２の信
号と、を有することを特徴とする。
【０００８】また更に、前記第１の信号と前記第２の信
号は、１つの信号のハイレベル状態とロウレベル状態に
対応させた信号であることを特徴とする。
号は、１つの信号のハイレベル状態とロウレベル状態に
対応させた信号であることを特徴とする。
【０００９】更にまた、前記保持手段は、前記プルアッ
プ手段および前記プルダウン手段をともに非動作にする
第１および第２の信号を発生させるリセット信号を有す
ることを特徴とする。
プ手段および前記プルダウン手段をともに非動作にする
第１および第２の信号を発生させるリセット信号を有す
ることを特徴とする。
【００１０】更に 前記プルアップ手段および前記プル
ダウン手段は、プルアップあるいはプルダウンによって
保たれる入力ネットの電位レベルを、外部入力の電位レ
ベルで反転させられる高導通抵抗を有することを特徴と
する。
ダウン手段は、プルアップあるいはプルダウンによって
保たれる入力ネットの電位レベルを、外部入力の電位レ
ベルで反転させられる高導通抵抗を有することを特徴と
する。
【００１１】入力バッファの出力データを保持するレジ
スタによって、プルアップあるいはプルダウンを制御す
るため、ＬＳＩに外部から制御用信号を供給する必要が
ない。このため、制御信号用の端子が不要であり、ＬＳ
Ｉの外部端子を有効に使うことができる。ＬＳＩの出力
バッファを構成するトランジスタの導通抵抗に比べて、
プルアップ抵抗およびプルダウン抵抗を十分に高抵抗に
作っておくことによって、入力回路にＬＳＩ外部より与
えた信号レべルによって、プルアップあるいはプルダウ
ンの状態を変更させることができる。すなわち、プルダ
ウンされた入力回路にＬＳＩ外部よりハイレべルを与え
てクロックを印加することで、プルダウンからプルアッ
プへ切り替えさせることができる。また逆に、プルアッ
プされた入力回路にＬＳＩ外部よりロ―レべルを与えて
クロックを印加することで、プルアップからプルダウン
ヘ切り替えさせることができる。
スタによって、プルアップあるいはプルダウンを制御す
るため、ＬＳＩに外部から制御用信号を供給する必要が
ない。このため、制御信号用の端子が不要であり、ＬＳ
Ｉの外部端子を有効に使うことができる。ＬＳＩの出力
バッファを構成するトランジスタの導通抵抗に比べて、
プルアップ抵抗およびプルダウン抵抗を十分に高抵抗に
作っておくことによって、入力回路にＬＳＩ外部より与
えた信号レべルによって、プルアップあるいはプルダウ
ンの状態を変更させることができる。すなわち、プルダ
ウンされた入力回路にＬＳＩ外部よりハイレべルを与え
てクロックを印加することで、プルダウンからプルアッ
プへ切り替えさせることができる。また逆に、プルアッ
プされた入力回路にＬＳＩ外部よりロ―レべルを与えて
クロックを印加することで、プルアップからプルダウン
ヘ切り替えさせることができる。
【００１２】バス接続部にレシーバ回路として使用する
ことによって、バスがハイインピーダンス状態になるこ
とを防止することができる。このため、バスが中間電位
になったことで入力バッファに発生する貫通電流を防止
し、省消費電力が実現できる。
ことによって、バスがハイインピーダンス状態になるこ
とを防止することができる。このため、バスが中間電位
になったことで入力バッファに発生する貫通電流を防止
し、省消費電力が実現できる。
【００１３】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。図１を参照すると、この
発明の最良の実施の形態では、ＬＳＩの入力バッファ１
の入力側にはプルアップ手段３とプルダウン手段４が接
続されている。これらのプルアップ手段３およびプルダ
ウン手段４は、たとえばトランジスタなどを使って実現
することができる。入力バッファ１の出力信号は、ＬＳ
Ｉの内部へ伝えられると共に、保持手段２に入力されて
保持される。保持手段２は、たとえばフリップフロップ
などを使って実現することができ、その場合にはＬＳＩ
のクロック信号を与えることによって保持動作を行わせ
ることが可能になる。保持手段２で保持された信号は、
プルアップ手段３およびプルダウン手段４に制御信号と
して入力される。
いて図面を参照して説明する。図１を参照すると、この
発明の最良の実施の形態では、ＬＳＩの入力バッファ１
の入力側にはプルアップ手段３とプルダウン手段４が接
続されている。これらのプルアップ手段３およびプルダ
ウン手段４は、たとえばトランジスタなどを使って実現
することができる。入力バッファ１の出力信号は、ＬＳ
Ｉの内部へ伝えられると共に、保持手段２に入力されて
保持される。保持手段２は、たとえばフリップフロップ
などを使って実現することができ、その場合にはＬＳＩ
のクロック信号を与えることによって保持動作を行わせ
ることが可能になる。保持手段２で保持された信号は、
プルアップ手段３およびプルダウン手段４に制御信号と
して入力される。
【００１４】次にこの実施の形態の動作について説明す
る。プルアップ手段３は、通常は入力バッファ１の入力
ネット５と第１の電源電位６とを切り離しているが、制
御信号Ｕが与えられると入力ネット５と第１の電源電位
６を導通させて、入力ネット５の電位を引き上げる。ま
たプルダウン手段４は、通常は入力バッファ１の入力ネ
ット５と第２の電源電位７とを切り離しているが、制御
信号Ｄが与えられると入力ネット５と第２の電源電位７
を導通させて入力ネット５の電位を引き下げる。仮に、
保持手段２にハイレべルがセットされているとすると、
プルアップ手段３に制御信号Ｕが加えられ、入力ネット
５と第１の電源電位６が導通する。このとき、プルダウ
ン手段４は入力ネット５と第２の電源電位７を切り離し
ているので、入力ネット５の電位は第１の電源電位６ま
で引き上げられ、プルアップ状態となる。入力バッファ
１は入力がハイレべルにプルアップされたので、ハイレ
べルを出力し、保持手段２には再びハイレべルがセット
される。従って、―旦保持手段２にハイレべルがセット
されると、この実施の形態による入力回路は入力端子を
ハイレべルにクランプされたのと同じ状態となる。ま
た、保持手段２にローレべルがセットされているとする
と、プルダウン手段４に制御信号Ｄが加えられ、入力ネ
ット５と第２の電源電位７が導通する。このとき、プル
アップ手段３は入力ネット５と第１の電源電位６を切り
離しているので、入力ネット５の電位は第２の電源電位
７まで引き下げられ、プルダウン状態となる。入力バッ
ファ１は入力がロ―レべルにプルダウンされたので、ロ
ーレべルを出力し、保持手段２には再びロ―レべルがセ
ットされる。従って、一旦、保持手段２にローレべルが
セットされると、この実施の形態による入力回路は入力
端子をロ―レべルにクランプされたのと同じ状態とな
る。
る。プルアップ手段３は、通常は入力バッファ１の入力
ネット５と第１の電源電位６とを切り離しているが、制
御信号Ｕが与えられると入力ネット５と第１の電源電位
６を導通させて、入力ネット５の電位を引き上げる。ま
たプルダウン手段４は、通常は入力バッファ１の入力ネ
ット５と第２の電源電位７とを切り離しているが、制御
信号Ｄが与えられると入力ネット５と第２の電源電位７
を導通させて入力ネット５の電位を引き下げる。仮に、
保持手段２にハイレべルがセットされているとすると、
プルアップ手段３に制御信号Ｕが加えられ、入力ネット
５と第１の電源電位６が導通する。このとき、プルダウ
ン手段４は入力ネット５と第２の電源電位７を切り離し
ているので、入力ネット５の電位は第１の電源電位６ま
で引き上げられ、プルアップ状態となる。入力バッファ
１は入力がハイレべルにプルアップされたので、ハイレ
べルを出力し、保持手段２には再びハイレべルがセット
される。従って、―旦保持手段２にハイレべルがセット
されると、この実施の形態による入力回路は入力端子を
ハイレべルにクランプされたのと同じ状態となる。ま
た、保持手段２にローレべルがセットされているとする
と、プルダウン手段４に制御信号Ｄが加えられ、入力ネ
ット５と第２の電源電位７が導通する。このとき、プル
アップ手段３は入力ネット５と第１の電源電位６を切り
離しているので、入力ネット５の電位は第２の電源電位
７まで引き下げられ、プルダウン状態となる。入力バッ
ファ１は入力がロ―レべルにプルダウンされたので、ロ
ーレべルを出力し、保持手段２には再びロ―レべルがセ
ットされる。従って、一旦、保持手段２にローレべルが
セットされると、この実施の形態による入力回路は入力
端子をロ―レべルにクランプされたのと同じ状態とな
る。
【００１５】プルアップ手段３は、導通時には入力ネッ
ト５と第１の電源電位６を高抵抗で接続するようにして
おく。またプルダウン手段４も、導通時には入力ネット
５と第２の電源電位７とを高抵抗で接続するようにして
おく。これにより、ＬＳＩ外部から入力ネット５に現在
のクランプ状態とは異なる信号レべルを与えれば、入力
ネット５の論理値を反転させることができる。入力ネッ
ト５の論理値が反転したことによって、入力バッファ１
の出力も反転し、その結果保持手段２の保持値も反転す
る。このため、プルアップ手段３とプルダウン手段４の
動作・非動作の関係が両者で入れ替わり、ＬＳＩ外部か
ら与えられた信号レベルと同じ論理値を入力回路でクラ
ンプし続けるように切り替わる。このように、ＬＳＩ外
部から信号レべルを強制的に与えることで、プルアップ
にするかプルダウンにするか、クランプ状態を自由に書
き換えることが可能である。
ト５と第１の電源電位６を高抵抗で接続するようにして
おく。またプルダウン手段４も、導通時には入力ネット
５と第２の電源電位７とを高抵抗で接続するようにして
おく。これにより、ＬＳＩ外部から入力ネット５に現在
のクランプ状態とは異なる信号レべルを与えれば、入力
ネット５の論理値を反転させることができる。入力ネッ
ト５の論理値が反転したことによって、入力バッファ１
の出力も反転し、その結果保持手段２の保持値も反転す
る。このため、プルアップ手段３とプルダウン手段４の
動作・非動作の関係が両者で入れ替わり、ＬＳＩ外部か
ら与えられた信号レベルと同じ論理値を入力回路でクラ
ンプし続けるように切り替わる。このように、ＬＳＩ外
部から信号レべルを強制的に与えることで、プルアップ
にするかプルダウンにするか、クランプ状態を自由に書
き換えることが可能である。
【００１６】次に、この発明について図面を参照して第
１の実施例を説明する。図２を参照すると、プルアップ
手段３のトランジスタ１３は、ドレイン端子とソ―ス端
子が、それぞれ入力ネット５と電源電位ＶＤＤとに接続
されている。トランジスタ１３のゲート端子にローレべ
ル信号を与えるとドレイン〜ソース間を導通させるた
め、プルアップ手段３としての機能を果たす。また、プ
ルダウン手段４のトランジスタ１４は、ドレイン端子と
ソース端子が、それぞれ入力ネット５と電源電位ＧＮＤ
とに接続されている。トランジスタ１４のゲート端子に
ハイレべル信号を与えるとドレイン〜ソ―ス間を導通さ
せるため、プルダウン手段４としての機能を果たす。レ
ジスタ１２は、クロック信号８をトリガ信号として、入
力バッファ１の出力信号を取り込んで保持する。保持手
段２のレジスタ１２の出力が、トランジスタ１３とトラ
ンジスタ１４の各ゲート端子に接続されている。
１の実施例を説明する。図２を参照すると、プルアップ
手段３のトランジスタ１３は、ドレイン端子とソ―ス端
子が、それぞれ入力ネット５と電源電位ＶＤＤとに接続
されている。トランジスタ１３のゲート端子にローレべ
ル信号を与えるとドレイン〜ソース間を導通させるた
め、プルアップ手段３としての機能を果たす。また、プ
ルダウン手段４のトランジスタ１４は、ドレイン端子と
ソース端子が、それぞれ入力ネット５と電源電位ＧＮＤ
とに接続されている。トランジスタ１４のゲート端子に
ハイレべル信号を与えるとドレイン〜ソ―ス間を導通さ
せるため、プルダウン手段４としての機能を果たす。レ
ジスタ１２は、クロック信号８をトリガ信号として、入
力バッファ１の出力信号を取り込んで保持する。保持手
段２のレジスタ１２の出力が、トランジスタ１３とトラ
ンジスタ１４の各ゲート端子に接続されている。
【００１７】レジスタ１２にハイレべルがセットされて
いるとすると、トランジスタ１３はオフ状態となり、入
力ネット５とＶＤＤとを切り離す。このときトランジス
タ１４はオン状態となるため、入力ネット５とＧＮＤと
を導通させる。この結果、入力ネット５はＧＮＤ電位に
引かれてローレベルとなる。入力ネット５がローレべル
となったため、インバータ回路を構成している入力バッ
ファ１の出力は、ハイレべルとなり、これがＬＳＩの内
部に伝えられると共に、レジスタ１２の入力にも伝えら
れる。従って、この状態でクロック信号８を何回与えて
も、レジスタ１２には常にハイレべルがセットされるた
め、入力ネットは常時ロ―レべルにクランプされた状態
となる。
いるとすると、トランジスタ１３はオフ状態となり、入
力ネット５とＶＤＤとを切り離す。このときトランジス
タ１４はオン状態となるため、入力ネット５とＧＮＤと
を導通させる。この結果、入力ネット５はＧＮＤ電位に
引かれてローレベルとなる。入力ネット５がローレべル
となったため、インバータ回路を構成している入力バッ
ファ１の出力は、ハイレべルとなり、これがＬＳＩの内
部に伝えられると共に、レジスタ１２の入力にも伝えら
れる。従って、この状態でクロック信号８を何回与えて
も、レジスタ１２には常にハイレべルがセットされるた
め、入力ネットは常時ロ―レべルにクランプされた状態
となる。
【００１８】レジスタ１２にロ―レべルがセットされて
いるとすると、トランジスタ１４はオフ状態となり、入
力ネット５とＧＮＤとを切り離す。このときトランジス
タ１３はオン状態となるため、入力ネット５とＶＤＤと
を導通させる。この結果、入力ネット５はＶＤＤ電位に
引かれてハイレべルとなる。入力ネット５がハイレべル
となったため、入力バッファ１の出力は、ロ―レべルと
なり、これがＬＳＩの内部に伝えられると共に、レジス
タ１２の入力にも伝えられる。従って、この状態でクロ
ック信号８を何回与えても、レジスタ１２には常にロ―
レベルがセットされるため、入力ネットは常時ハイレべ
ルにクランプされた状態となる。
いるとすると、トランジスタ１４はオフ状態となり、入
力ネット５とＧＮＤとを切り離す。このときトランジス
タ１３はオン状態となるため、入力ネット５とＶＤＤと
を導通させる。この結果、入力ネット５はＶＤＤ電位に
引かれてハイレべルとなる。入力ネット５がハイレべル
となったため、入力バッファ１の出力は、ロ―レべルと
なり、これがＬＳＩの内部に伝えられると共に、レジス
タ１２の入力にも伝えられる。従って、この状態でクロ
ック信号８を何回与えても、レジスタ１２には常にロ―
レベルがセットされるため、入力ネットは常時ハイレべ
ルにクランプされた状態となる。
【００１９】次に、この第１の実施例において、プルア
ップ状態からプルダウン状態ヘ、あるいはプルダウン状
態からプルアップ状態ヘ強制的に変更する場合の動作に
ついて、図３を参照して説明する。図３によれば、この
第１の実施例による入力回路２０に対し、別のＬＳＩ出
力であるドライバ回路２１から信号を与えている。ドラ
イバ回路２１は、トランジスタ１７，１８により構成さ
れている。入力回路２０のトランジスタ１３，１４のオ
ン抵抗は、ドライバ回路２１のトランジスタ１７，１８
のオン抵抗に比べて十分大きな値になるようにトランジ
スタ設計を行っておく。レジスタ１２にハイレべルがセ
ットされており、入力ネット５はロ―レべルにクランプ
されてプルダウン状態になっているとする。入力ネット
５をプルアップ状態に変更するため、ドライバ回路２１
からハイレべル信号を入力ネット５に与える。このと
き、入力ネット５に接続するドレイン端子が接続されて
いる４つのトランジスタでは、１４と１７がオン状態、
１３と１８がオフ状態となる。このため、入力ネット５
の電位は、ＧＮＤとＶＤＤの間の電位差を、トランジス
タ１４のオンの導通抵抗「Ｒ１」とトランジスタ１７の
オンの導通抵抗「Ｒ２」で分割した値となる。すなわ
ち、入力ネット５の電位Ｖｓは、次の計算式で表され
る。
ップ状態からプルダウン状態ヘ、あるいはプルダウン状
態からプルアップ状態ヘ強制的に変更する場合の動作に
ついて、図３を参照して説明する。図３によれば、この
第１の実施例による入力回路２０に対し、別のＬＳＩ出
力であるドライバ回路２１から信号を与えている。ドラ
イバ回路２１は、トランジスタ１７，１８により構成さ
れている。入力回路２０のトランジスタ１３，１４のオ
ン抵抗は、ドライバ回路２１のトランジスタ１７，１８
のオン抵抗に比べて十分大きな値になるようにトランジ
スタ設計を行っておく。レジスタ１２にハイレべルがセ
ットされており、入力ネット５はロ―レべルにクランプ
されてプルダウン状態になっているとする。入力ネット
５をプルアップ状態に変更するため、ドライバ回路２１
からハイレべル信号を入力ネット５に与える。このと
き、入力ネット５に接続するドレイン端子が接続されて
いる４つのトランジスタでは、１４と１７がオン状態、
１３と１８がオフ状態となる。このため、入力ネット５
の電位は、ＧＮＤとＶＤＤの間の電位差を、トランジス
タ１４のオンの導通抵抗「Ｒ１」とトランジスタ１７の
オンの導通抵抗「Ｒ２」で分割した値となる。すなわ
ち、入力ネット５の電位Ｖｓは、次の計算式で表され
る。
【００２０】 Ｖｓ＝（ＶＤＤ―ＧＮＤ）×Ｒ１÷（Ｒ１＋Ｒ２） 今、トランジスタｌ４のオンの導通抵抗「Ｒ１」はトラ
ンジスタ１７のオンの導通抵抗「Ｒ２」に比べて十分高
いので、入力ネット５の電位は、ハイレべルに近い値と
なる。例えば、「Ｒ１」が５キロオ―ム、「Ｒ２」が５
０オーム、ＶＤＤが５Ｖ、ＧＮＤが０Ｖであるとする
と、入力ネット５の電位Ｖｓは、前記の計算式から４．
９５Ｖとなり、ハイレべルである５Ｖとほぼ同程度にな
る。このため、入力バッファ１の出力はローレべルとな
り、ＬＳＩ内部にその信号を伝えると共に、レジスタ１
２の入力端子にもローレべルが与えられる、このとき、
クロック信号８を印加すると、レジスタ１２の値はロ―
レベルに書き換えられる。レジスタ１２の出力がローレ
べルになったことにより、トランジスタ１３はオン状
態、トランジスタ１４はオフ状態ヘと切り替わり、入力
ネット５の電位は５Ｖまで上昇して安定化する。従って
このように、他のドライバ回路２１から入力回路２Ｏに
ハイレベル信号を与えることによって、容易にプルダウ
ン状態からプルアップ状態へ切り替えることが可能であ
る。プルアップ状態からプルダウン状態ヘ切り替えると
きも同様に、レジスタ１２にロ―レべルがセットされて
入力ネット５がハイレべルにクランプされている状態に
対し、ドライバ回路２１から入力ネット５にローレべル
信号を与える。このときトランジスタ１３と１８がオン
状態、トランジスタ１４と１７がオフ状態となる。トラ
ンジスタ１３のオン抵抗「Ｒ３」は、トランジスタ１８
のオン抵抗「Ｒ４」に比べて十分高いので、入力ネット
５の電位はローレべルに近い値となる。このため、イン
バ―タ回路を構成している入力バッファ１の出力はハイ
レベルとなり、ＬＳＩ内部にその信号を伝えると共に、
レジスタ１２の入力端子にもハイレべルが与えられる。
このとき、クロック信号８を印加すると、レジスタ１２
の値はハイレべルに書き換えられる。レジスタ１２の出
力がハイレべルになったことにより、トランジスタ１４
はオン状態、トランジスタ１３はオフ状態へと切り替わ
り、入力ネット５の電位はＧＮＤ電位まで下がって安定
化する。従ってこのように、他のドライバ回路２１から
入力回路２Ｏにロ―レべル信号を与えることによって、
容易にプルアップ状態からプルダウン状態ヘ切り替える
ことが可能である。
ンジスタ１７のオンの導通抵抗「Ｒ２」に比べて十分高
いので、入力ネット５の電位は、ハイレべルに近い値と
なる。例えば、「Ｒ１」が５キロオ―ム、「Ｒ２」が５
０オーム、ＶＤＤが５Ｖ、ＧＮＤが０Ｖであるとする
と、入力ネット５の電位Ｖｓは、前記の計算式から４．
９５Ｖとなり、ハイレべルである５Ｖとほぼ同程度にな
る。このため、入力バッファ１の出力はローレべルとな
り、ＬＳＩ内部にその信号を伝えると共に、レジスタ１
２の入力端子にもローレべルが与えられる、このとき、
クロック信号８を印加すると、レジスタ１２の値はロ―
レベルに書き換えられる。レジスタ１２の出力がローレ
べルになったことにより、トランジスタ１３はオン状
態、トランジスタ１４はオフ状態ヘと切り替わり、入力
ネット５の電位は５Ｖまで上昇して安定化する。従って
このように、他のドライバ回路２１から入力回路２Ｏに
ハイレベル信号を与えることによって、容易にプルダウ
ン状態からプルアップ状態へ切り替えることが可能であ
る。プルアップ状態からプルダウン状態ヘ切り替えると
きも同様に、レジスタ１２にロ―レべルがセットされて
入力ネット５がハイレべルにクランプされている状態に
対し、ドライバ回路２１から入力ネット５にローレべル
信号を与える。このときトランジスタ１３と１８がオン
状態、トランジスタ１４と１７がオフ状態となる。トラ
ンジスタ１３のオン抵抗「Ｒ３」は、トランジスタ１８
のオン抵抗「Ｒ４」に比べて十分高いので、入力ネット
５の電位はローレべルに近い値となる。このため、イン
バ―タ回路を構成している入力バッファ１の出力はハイ
レベルとなり、ＬＳＩ内部にその信号を伝えると共に、
レジスタ１２の入力端子にもハイレべルが与えられる。
このとき、クロック信号８を印加すると、レジスタ１２
の値はハイレべルに書き換えられる。レジスタ１２の出
力がハイレべルになったことにより、トランジスタ１４
はオン状態、トランジスタ１３はオフ状態へと切り替わ
り、入力ネット５の電位はＧＮＤ電位まで下がって安定
化する。従ってこのように、他のドライバ回路２１から
入力回路２Ｏにロ―レべル信号を与えることによって、
容易にプルアップ状態からプルダウン状態ヘ切り替える
ことが可能である。
【００２１】第２の実施例の図４を参照すると、図２で
はレジスタ１２から、プルアップをオン・オフする制御
信号Ｕとプルダウンをオン・オフする制御信号Ｄを別々
に配っているが、プルアップ手段の制御とプルダウン手
段の制御について、―方をハイレべルのときにオン状態
にするようにし、他方をロ―レべルのときにオン状態に
するようにした場合には、図４に示すように制御信号Ｕ
と制御信号Ｄを１つの信号とすることができる。この場
合、制御配線１本で図２と同じ動作を実現することがで
きるため、図２に比べてＬＳＩの配線上有利である。
はレジスタ１２から、プルアップをオン・オフする制御
信号Ｕとプルダウンをオン・オフする制御信号Ｄを別々
に配っているが、プルアップ手段の制御とプルダウン手
段の制御について、―方をハイレべルのときにオン状態
にするようにし、他方をロ―レべルのときにオン状態に
するようにした場合には、図４に示すように制御信号Ｕ
と制御信号Ｄを１つの信号とすることができる。この場
合、制御配線１本で図２と同じ動作を実現することがで
きるため、図２に比べてＬＳＩの配線上有利である。
【００２２】図５は、この発明の第３の実施例を示す回
路図である。図５では、レジスタ２２としてリセット機
能付きのレジスタを使用しており、リセット信号９がレ
ジスタ２２に入力されている。リセット信号９が入力さ
れると、レジスタ２２の出力では、制御信号Ｕがハイレ
べルとなり、制御信号Ｄがローレべルとなる。このた
め、トランジスタ１３とトランジスタ１４はともにオフ
状態となる。従って、入力ネット５はプルアップもプル
ダウンもされていない状態とすることができる。これに
より、入力バッファ１を構成するトランジスタのＤＣ特
性を測定する場合に、プルアップ手段あるいはプルダウ
ン手段を流れる電流の影響を抑えることができ、より正
確な測定をすることができる。
路図である。図５では、レジスタ２２としてリセット機
能付きのレジスタを使用しており、リセット信号９がレ
ジスタ２２に入力されている。リセット信号９が入力さ
れると、レジスタ２２の出力では、制御信号Ｕがハイレ
べルとなり、制御信号Ｄがローレべルとなる。このた
め、トランジスタ１３とトランジスタ１４はともにオフ
状態となる。従って、入力ネット５はプルアップもプル
ダウンもされていない状態とすることができる。これに
より、入力バッファ１を構成するトランジスタのＤＣ特
性を測定する場合に、プルアップ手段あるいはプルダウ
ン手段を流れる電流の影響を抑えることができ、より正
確な測定をすることができる。
【００２３】図２，図４，図５に示した実施例では、単
体の入力回路として説明しているが、トライステート機
能付き出力回路と、この発明による入力回路とを使っ
て、バスを構成するための双方向回路を形成することも
可能である。この入力回路を使ったことにより、バス電
位がフローティング状態になることが無くなり、中間電
位になったときに入力バッファ１で発生する貫通電流を
防いで省消費電力を実現できる。
体の入力回路として説明しているが、トライステート機
能付き出力回路と、この発明による入力回路とを使っ
て、バスを構成するための双方向回路を形成することも
可能である。この入力回路を使ったことにより、バス電
位がフローティング状態になることが無くなり、中間電
位になったときに入力バッファ１で発生する貫通電流を
防いで省消費電力を実現できる。
【００２４】
【発明の効果】第１の効果は、ＬＳＩの外部端子を有効
に使うことができるということである。その理由は、入
力回路の入力ネットを、プルアップにするかあるいはプ
ルダウンにするかを制御するために、ＬＳＩに特別な制
御信号を外部入力する端子を必要としないからである。
特に、入力端子ごとにプルアップにするかプルダウンに
するかを個別に設定する場合には、この発明の入力回路
によれば、制御信号端子なしで自由に設定することがで
きるため、ＬＳＩ外部端子をより有効に使うことができ
る。
に使うことができるということである。その理由は、入
力回路の入力ネットを、プルアップにするかあるいはプ
ルダウンにするかを制御するために、ＬＳＩに特別な制
御信号を外部入力する端子を必要としないからである。
特に、入力端子ごとにプルアップにするかプルダウンに
するかを個別に設定する場合には、この発明の入力回路
によれば、制御信号端子なしで自由に設定することがで
きるため、ＬＳＩ外部端子をより有効に使うことができ
る。
【００２５】第２の効果は、プルアップあるいはプルダ
ウンされている入力回路に対して、ＬＳＩ外部から信号
レべルを与えることで、その状態を容易に変更できると
いうことである。その理由は、この発明による入力回路
のプルアップ手段の導通抵抗と、プルダウン手段の導通
抵抗とを、入力回路を駆動するドライバ回路のオンの導
通抵抗に比べて、十分に高抵抗に作ってあるためであ
る。ドライバ回路の信号駆動能力の方が高いため、プル
アップからプルダウンへ、あるいはプルダウンからプル
アップへ、設定状態を強制的に変更することが出来る。
ウンされている入力回路に対して、ＬＳＩ外部から信号
レべルを与えることで、その状態を容易に変更できると
いうことである。その理由は、この発明による入力回路
のプルアップ手段の導通抵抗と、プルダウン手段の導通
抵抗とを、入力回路を駆動するドライバ回路のオンの導
通抵抗に比べて、十分に高抵抗に作ってあるためであ
る。ドライバ回路の信号駆動能力の方が高いため、プル
アップからプルダウンへ、あるいはプルダウンからプル
アップへ、設定状態を強制的に変更することが出来る。
【００２６】第３の効果は、この発明の入力回路をバス
のレシ―バ回路として使用することにより、省消費電力
を実現できる。その理由は、バス接続されたドライバ回
路が全てハイインピーダンス状態になった場合でも、こ
の発明の入力回路によって、バスがハイレべルあるいは
ロ―レべルに保たれるからである。このため、バスが中
間電位になると各入力バッファにて発生する貫通電流を
防止するからである。
のレシ―バ回路として使用することにより、省消費電力
を実現できる。その理由は、バス接続されたドライバ回
路が全てハイインピーダンス状態になった場合でも、こ
の発明の入力回路によって、バスがハイレべルあるいは
ロ―レべルに保たれるからである。このため、バスが中
間電位になると各入力バッファにて発生する貫通電流を
防止するからである。
【図１】この発明の実施の形態を示すブロック図であ
る。
る。
【図２】この発明の第１の実施例を示す回路図である。
【図３】第１の実施例の動作を示す回路図である。
【図４】第２の実施例を示す回路図である。
【図５】第３の実施例を示す回路図である。
【図６】従来技術を示す回路図である。
１ 入力バッファ ２ 保持手段 ３ プルアップ手段 ４ プルダウン手段 ５ 入力ネット ６ 第１の電源電位 ７ 第２の電源電位
Claims (5)
- 【請求項１】 入力バッファに入力する入力ネットを、
制御信号によってプルアップまたはプルダウンする手段
を有する入力回路において、 前記入力バッファの出力信号を保持する手段と、 前記保持手段の出力信号によって、前記入力ネットをプ
ルアップまたはプルダウンする手段と、 を有することを特徴とする入力回路。 - 【請求項２】 前記保持手段は、 クロック信号により、前記入力バッファの出力信号を保
持し、 前記プルアップ手段を動作あるいは非動作にする第１の
信号と、 前記プルダウン手段を動作あるいは非動作にする第２の
信号と、 を有することを特徴とする請求項１記載の入力回路。 - 【請求項３】 前記第１の信号と前記第２の信号は、 １つの信号のハイレベル状態とロウレベル状態に対応さ
せた信号であることを特徴とする請求項２記載の保持手
段。 - 【請求項４】 前記保持手段は、 前記プルアップ手段および前記プルダウン手段をともに
非動作にする第１および第２の信号を発生させるリセッ
ト信号を有することを特徴とする請求項２記載の保持手
段。 - 【請求項５】 前記プルアップ手段および前記プルダウ
ン手段は、 プルアップあるいはプルダウンによって保たれる入力ネ
ットの電位レベルを、外部入力の電位レベルで反転させ
られる高導通抵抗を有することを特徴とする請求項１記
載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297357A JPH11136119A (ja) | 1997-10-29 | 1997-10-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9297357A JPH11136119A (ja) | 1997-10-29 | 1997-10-29 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136119A true JPH11136119A (ja) | 1999-05-21 |
Family
ID=17845467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9297357A Pending JPH11136119A (ja) | 1997-10-29 | 1997-10-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11136119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017504980A (ja) * | 2013-11-27 | 2017-02-09 | インテル・コーポレーション | プロセッサのバッファの自律的制御 |
| WO2018051946A1 (ja) * | 2016-09-16 | 2018-03-22 | 日本電気株式会社 | 集積回路 |
-
1997
- 1997-10-29 JP JP9297357A patent/JPH11136119A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017504980A (ja) * | 2013-11-27 | 2017-02-09 | インテル・コーポレーション | プロセッサのバッファの自律的制御 |
| US10241556B2 (en) | 2013-11-27 | 2019-03-26 | Intel Corporation | Autonomously controlling a buffer of a processor |
| US10884476B2 (en) | 2013-11-27 | 2021-01-05 | Intel Corporation | Autonomously controlling a buffer of a processor |
| WO2018051946A1 (ja) * | 2016-09-16 | 2018-03-22 | 日本電気株式会社 | 集積回路 |
| US10720925B2 (en) | 2016-09-16 | 2020-07-21 | Nec Corporation | Integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000905 |