KR0186075B1 - 클럭발생 회로 - Google Patents

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문정환
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Abstract

본 발명은 입력신호를 받아 클럭을 발생하는 클럭발생 회로에 관한 것으로, 입력 펄스(Pi)를 게이트로 입력받는 엔모스 트랜지스터(N1)와, 궤환신호를 게이트로 입력받아 상기 입력펄스(Pi)에 의한 출력단(A)의 출력신호를 하이상태로 풀업하는 피모스 트랜지스터(P1)와, 게이트가 접지에 연결되고 상기 모스 트랜지스터(N1)(P1)가 모두 턴오프되었을때 출력단(A1)의 출력신호를 하이상태로 풀업하는 피모스 트랜지스터(P2)로 이루어진 클럭발생부(1)와; 짝수개의 인버터(I1∼I6)로 이루어져 상기 출력단(A1)의 출력신호를 지연하여 상기 클럭발생부(1)의 피모스 트랜지스터(P1)의 게이트로 공급하는 지연부(2)와; 상기 출력단(A1)의 출력신호와 상기 지연부(2)의 짝수번째 인버터(I4)의 출력단(A2)의 출력 신호를 낸드조합하는 낸드 게이트(NAND)와, 상기 출력단(A2)의 출력신호를 반전 출력하는 인버터(Io)로 이루어진 펄스폭 신장부(30)로 구성한 것으로, 종래장치와 같은 크기의 지연부를 사용하면서 지연구간을 2배정도 신장시킬 수 있게 되어 상대적으로 구성이 간단해지며 래이아웃이 감소하는 효과가 있으며, 부가하여 입력펄스에 즉각 응답하지 않고 일정한 지연을 거친후 지연구간 만큼의 펄스폭을 가진 펄스를 만들어 낼 수 있는 효과가 있다.

Description

클럭발생 회로
제1도는 종래 클럭발생 회로도.
제2도는 본 발명 클럭발생 회로의 일실시예의 회로도.
제3도는 본 발명 클럭발생 회로의 다른 실시예의 회로도.
제4도 (a) 내지 (e)는 제2도 각부의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 클럭발생부 2 : 지연부
30 : 펄스폭 신장부 N1 : 엔모스 트랜지스터
P1, P2 : 피모스 트랜지스터 NAND : 낸드게이트
I, I1∼I6 : 인버터
본 발명은 입력신호를 받아 클럭을 발생하는 클럭발생 회로에 관한 것으로, 특히 출력되는 클럭의 펄스폭을 신장시키기 위한 지연소자의 사용을 줄이면서, 발생된 클럭신호의 펄스폭을 신장시키는 클럭발생 회로에 관한 것이다.
제1도는 종래 클럭발생 회로도로서, 이에 도시된 바와같이 입력펄스(Pi)를 게이트로 입력받는 엔모스 트랜지스터(N1)와, 궤환신호를 게이트로 입력받아 상기 입력펄스(Pi)에 의한 출력단(A)의 출력신호를 하이상태로 풀업(Pull-up)하는 피모스 트랜지스터(P1)와, 게이트가 접지에 연결되고 상기 모스 트랜지스터(N1)(P1)가 모두 턴오프되었을 때 출력단(A)의 출력신호를 하이상태로 풀업하는 피모스 트랜지스터(P2)로 이루어진 클럭발생부(1)와; 상기 출력단(A)의 출력신호를 버퍼링하는 인버터(I)와; 짝수개의 인버터(I1∼I2)로 이루어져 상기 인버터(I) 앞단에서 상기 출력단(A)의 출력신호를 지연하여 상기 피모스 트랜지스터(P1)의 게이트로 공급하는 지연부(2)로 구성된 것으로, 이와같이 구성된 종래 클럭발생 회로의 동작은 다음과 같다.
초기에, 모스 트랜지스터(N1)(P1)가 턴오프 상태이므로 피모스 트랜지스터(P2)에 의해 출력단(A)은 하이상태로 풀업되며 따라서 인버터(I)를 통한 출력단(OUT)은 로우상태가 된다.
이때, 상기 엔모스 트랜지스터(N1)의 게이트에 입력펄스가 하이상태로 입력되면 피모스 트랜지스터(P2)보다 엔모스 트랜지스터(N1)의 크기가 크기 때문에 이 엔모스 트랜지스터(N1)에 의해 출력단(A)은 로우상태가 되며, 따라서 출력단(OUT)은 하이상태가 된다.
잠시후 입력펄스(Pi)가 로우상태로 바뀔 때, 이 입력펄스(Pi)의 하이상태의 구간보다 상기 지연부(2)에 의한 소정 지연구간이 길기 때문에 피모스 트랜지스터(P1)는 여전히 턴오프되어 있고, 또한 이 피모스 트랜지스터(P2)의 크기가 작음으로 인해 출력단(A)은 계속 로우상태를 유지하게 된다.
따라서, 지연부(2)의 소정 지연시간이 지난 이후에 상기 피모스 트랜지스터(P1)가 턴온되면 출력단(A)은 하이상태로 전환되며 출력단(OUT)에는 로우상태가 전달된다.
그러나, 이와같은 종래 클럭발생 회로는 출력단(OUT)의 출력펄스의 폭이 지연부의 지연시간에 의해 결정되므로 긴 출력펄스를 원할때는 이에 비례하여 지연부를 구성하는 인버터의 갯수를 늘려야 한다.
따라서, 전체회로의 구성이 복잡해지며 래이아웃이 증가하는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여, 지연부를 구성하는 인버터 사이에 새로운 출력단을 설치하여 이 출력단과 파형발생부의 출력단을 논리조합함으로써, 파형발생부의 출력단의 출력 논리값이 변하여도 새로운 출력단의 출력 논리값이 변하기 전까지는 이전의 값을 유지할 수 있게 창출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 클럭발생 회로의 일실시예의 구성도로사, 이에 도시한 바와 같이 입력펄스(Pi)를 게이트로 입력받는 엔모스 트랜지스터(N1)와, 궤환신호를 게이트로 입력받아 상기(입력펄스(Pi)에 의한 출력단(A1)의 출력신호를 하이상태로 풀업하는 피모스 트랜지스터(P1)와, 게이트가 접지에 연결되고 상기 모스 트랜지스터(N1)(P1)가 모두 턴오프되었을때 출력단(A1)의 출력신호를 하이상태로 풀업하는 피모스 트랜지스터(P2)로 이루어진 클럭발생부(1)와; 짝수개의 인버터(I1∼I6)로 이루어져 상기 출력단(A1)의 출력신호를 지연하여 상기 클럭발생부(1)의 피모스 트랜지스터(P1)의 게이트로 공급하는 지연부(2)와; 상기 출력단(A1)의 출력신호와 상기 지연부(2)의 짝수번째 인버터(I4)의 출력단(A2)의 출력신호를 낸드조합하는 낸드 게이트(NAND)와, 상기 출력단(A2)의 출력신호를 반전 출력하는 인버터(Io)로 이루어진 펄스폭 신장부(30)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 제4도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명의 각부의 동작 타이밍도이며, (a)는 입력펄스를 나타낸다.
먼저, 상기 제4도의 (a)와 입력펄스(Pi)가 로우이면 이 입력펄스(Pi)가 클럭발생부(1)의 엔모스 트랜지스터(N1)의 게이트에 입력되어 엔모스 트랜지스터(N1)가 턴오프되고, 또한 피모스 트랜지스터(P1)는 초기상태에서 턴오프이므로 피모스 트랜지스터(P2)에 의해 출력단(A1)은 하이상태가 되고, 이에 따라 출력단(OUT1)은 로우, 출력단(OUT2) 역시 로우의 출력값을 가진다.
이때, 입력펄스(Pi)가 하이상태로 바뀌면, 상기 엔모스 트랜지스터(N1)가 턴온되며, 이 엔모스 트랜지스터(N1)에 의해 출력단(A1)은 로우상태가 되며, 따라서 출력단(OUT1)은 하이상태가 되고 지연부(2)의 인버터(I4)의 출력으로 부터의 출력단(A2)도 로우상태가 되어 출력단(OUT2) 역시 하이상태로 바뀐다.
일반적으로 입력펄스(Pi)는 지연구간보다 적으므로 피모스 트랜지스터(P1)에 로우상태가 전달되기 전에 입력펄스(Pi)는 하이에서 로우상태로 전환된다.
그러나, 피모스 트랜지스터(P2)의 크기가 작은 관계로 인하여 피모스 트랜지스터(P1)가 턴온되기 전까지 출력단(A1)의 값은 로우상태를 유지하다가 피모스 트랜지스터(P1)가 턴온된 이후에 이 출력단(A1)은 하이가 된다.
이때, 상기 종래장치에서는 그의 동작설명에서 알 수 있는 바와같이, 출력단(A1)의 전위상태가 변할때 최종 출력단(OUT)의 전위도 같이 변하였다.
그러나, 본 발명에서는 상기 지연부(2)의 출력단(A2)과 이 출력단(A1)의 논리값을 낸드조합함으로 인하여 낸드 게이트(NAND)의 하나의 입력, 즉 제4도의 (b)에 도시한 출력단(A1)의 출력이 하이로 바뀌어도 상기 지연부(2)의 출력단(A2)은 지연구간동안 제4도의 (c)로 부터 알 수 있듯이, 로우상태를 유지하기 때문에 낸드 게이트(NAND)를 거친 최종 출력단(OUT1)의 출력은 지연구간동안 계속 하이상태를 유지하며, 이때의 동작 타이밍을 제4도의 (d)에 도시하였다.
또한, 제4도의 (e)는 입력펄스(Pi)에 바로 응답하지 않고 일정한 지연을 거친 후 지연구간 만큼의 펄스폭을 가진 출력펄스가 상기 출력단(OUT2)으로 출력되는 것을 나타낸다.
또한, 제3도는 본 발명 클럭발생 회로의 다른 실시예의 회로도로서, 상기 제2도 지연부(2)의 홀수번째의 인버터(I3)의 출력측에 출력단(A2)를 연결하고, 이 출력단(A2)에 다른 인버터(I10)를 연결하여 버퍼로 동작하게 구성한 것으로, 출력단(A1, A2)의 부하 구동능력을 향상시키는 효과가 있다.
이상에서 상세히 설명한 바와같이, 본 발명은 종래장치와 같은 크기의 지연부를 사용하면서 지연구간을 2배정도 신장시킬 수 있게 되어 상대적으로 구성이 간단해지며 래이아웃이 감소하는 효과가 있으며, 부가하여 입력펄스에 즉각 응답하지 않고 일정한 지연을 거친후 지연구간 만큼의 펄스폭을 가진 펄스를 만들어 낼 수 있는 효과가 있다.

Claims (2)

  1. 입력펄스를 게이트로 입력받는 엔모스 트랜지스터(N1)와, 궤환신호를 게이트로 입력받아 출력단(A1)의 출력신호를 하이상태로 풀업하는 제1 피모스 트랜지스터(P1)와, 게이트가 접지에 연결되고 상기 엔모스 트랜지스터(N1)와 제1 피모스 트랜지스터(P1)가 모두 턴오프되었을 때 상기 출력단(A1)의 출력신호를 하이상태로 풀업하는 제2 피모스 트랜지스터(P2)로 이루어진 클럭발생부(1)와; 짝수개의 인버터로 이루어져 상기 출력단(A1)의 출력신호를 지연하여 상기 클럭발생부(1)의 제1 피모스 트랜지스터(P1)의 게이트로 공급하는 지연부(2)와; 상기 출력단(A1)의 출력과 상기 지연부(2)의 짝수번째 인버터의 출력단(A2)의 출력을 낸드조합하여 출력하는 낸드게이트(NAND) 및 상기 출력단(A2)의 출력을 반전하여 출력하는 인버터(I0)의 펄스폭 신장부(30)로 구성하여 된것을 특징으로 하는 클럭발생 회로.
  2. 제1항에 있어서, 지연부(2)의 짝수번째의 인버터 출력단(A2)에서 출력을 인출하는 대신에 홀수번째의 인버터의 출력단에서 출력을 인출하고, 그 인출한 출력을 반전하여 펄스폭신장부(30)에 인가하는 인버터(I10)를 포함하여 구성된 것을 특징으로 하는 클럭발생 회로.
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