KR0183730B1 - 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 - Google Patents

소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 소자 분리 특성을 향상시키는 반도체 기억 장치에 관해 게시한다. 본 발명은 기억 소자 영역 내의 필드 산화막 하부에 채널 정지 불순물층을 형성하는데, 채널 정지 불순물층을 필드 산화막의 폭보다 좁게 형성함으로 활성영역을 침범하지 않게 하여 기억 소자 트랜지스터의 구동 전류와 접합 항복 전압을 감소시키지 않으며, 기억 소자 트랜지스터에 저장된 데이터 판독시 핫 전자도 발생시키지 않는다. 또한 기억 소자 영역 내의 필드 산화막에 채널 정지 불순물을 이온 주입할 때 별도의 추가 마스크를 사용하지 않고, 기존의 부유 게이트 형성을 위한 마스크를 사용하여 불순물을 주입함으로써 고집적 기억 소자에서 소자간 이격거리가 서브 미크론에 해당하여 사진 공정이 어려운 문제도 해결할 수가 있다.

Description

소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법
제1도는 종래 기술을 설명하기 위한 낸드(NAND) 플래쉬(FLASH) EEPROM의 셀 어레이 배치도이다.
제2도는 종래 기술에 의해 채널 정지 불순물층이 형성된 반도체 기억 장치를 도시한 단면도이다.
제3도 내지 제7도는 상기 제2도에 도시한 반도체 기억 장치의 제조 방법을 도시한 단면도들이다.
제8도는 본 발명을 설명하기 위한 낸드(NAND) 플래쉬(FLASH) EEPROM의 셀 어레이 배치도이다.
제9도는 본 발명에 의해 채널 정지 불순물층이 형성된 반도체 기억 장치를 도시한 단면도이다.
제10도 내지 제15도는 상기 제9도에 도시한 반도체 기억 장치의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 기억 장치에 관한 것으로, 특히 채널 정지 불순물을 사용하여 소자 분리 특성을 향상시킬 수 있는 반도체 기억 장치에 관한 것이다.
반도체 장치에 있어서 소자 사이의 분리는 필수적이다. 더욱이 집적도가 증가됨에 따라 소자 분리 특성을 개선시키기 위한 많은 방법이 개발되어 왔다. 그 중에 많이 사용되는 방법으로는 LOCOS(LOCal Oxidation of Silicon) 방법과 PBL(Poly Buffered LOCOS) 방법 및 트렌치(trench) 기술 등이 있다. 이들 방법들은 소자를 분리시키기 위해 필드 영역에 필드 절연막을 형성하고, 상기 필드 절연막 하부에 채널 정지 불순물층을 형성한다. 이렇게 형성된 채널 정지 불순물층은 반도체 장치의 특성에 많은 영향을 미치며, 특히 LOCOS 기술이나 PBL 기술을 사용하는 경우 집적도의 증가에 심각한 영향을 끼친다.
제1도는 종래 기술을 설명하기 위한 일반적인 낸드(NAND) 플래쉬(FLASH) EEPROM의 셀 어레이 배치도이다. 그 구조를 설명하면, 반도체 기판 위에 기억 소자 트랜지스터(17)를 형성하기 위해 복수개의 활성 영역(1)과 필드(field) 영역(3)이 평행하게 배열되어 있다. 상기의 활성 영역(1)을 따라 비트 선(BIT LINE)이 형성되고, 상기 필드 영역(3)을 따라 소자 분리막이 형성된다. 상기 비트 선과 수직으로 워드선(WORD LINE)(5)과 선택 트랜지스터 선(SELECTION TRANSISTOR LINE)들(7, 9)이 형성되고, 복수개의 워드 선(5)과 비트 선이 교차하는 곳에 단위 기억 소자 트랜지스터(17)들이 형성된다. 상기의 단위 기억 소자 트랜지스터(17)는 독립된 각각의 활성 영역(1)과 일부 필드 영역(3) 위에 걸쳐지도록 부유한 부유 게이트 전극과 기억 소자 트랜지스터(17)를 제어하는 제어 게이트 전극이 적층된 구조로 되어 있다. 이 때, 제어 게이트 전극이 일반적인 워드 선(5) 역할을 한다. 상기 기억 소자 트랜지스터(17)는 비트 선을 따라 복수개 직렬로 연결되어 하나의 스트링(STRING)을 형성하고, 이 스트링을 형성하기 위한 두 개의 선택 트랜지스터 선들(7, 9)이 상기 스트링 양단에 직렬로 연결되어 있으며, 금속 배선을 위한 하나의 비트 선 접촉창(13)에 이러한 두 개의 스트링이 마주 보고 있다. 하나의 비트 선 접촉창(13)을 사이에 두고, 마주 보고 있는 두 스트링의 양쪽 끝으로 공통 소오스 선(11)이 비트 선과 수직되게 연결되어 있다. 스트링 양단의 선택 트랜지스터 선들(7, 9) 중 하나는 비트 선 접촉창(13)과 전기적으로 연결시켜 주는 비트 선 선택 트랜지스터 선(7)이고, 나머지 하나는 공통 소오스 선(11)과 전기적으로 연결시켜 주는 공통 소오스 선택 트랜지스터 선(9)이다.
제2도는 종래 기술에 의해 채널 정지 불순물층이 형성된 반도체 기억 장치를 도시한 단면도이다. 즉, 제1도의 A-A´선을 따라 절단한 단면도이다. 그 구조를 설명하면, 기억 소자 영역(CA)과 선택 트랜지스터가 형성된 비트 선 접촉창 영역 또는 공통 소오스 영역(BA: 이하, 선택 트랜지스터 영역이라 칭함)으로 구분된 반도체 기판(21)에 필드 산화막(35, 36)들이 형성되어 있고, 이 필드 산화막(35, 36)들은 활성영역(AA) 사이에 위치하여 소자 분리막 역할을 한다. 상기 기억 소자 영역(CA) 내에 형성된 필드 산화막(35) 하부에 제1 채널 정지 불순물층(37)과 제2 채널 정지 불순물층(39)이 함께 형성되어 있다. 제1 채널 정지 불순물층(37)은 활성 영역(AA)까지 확산되어 있고, 제2 채널 정지 불순물층(39)은 제1 채널 정지 불순물층(37)내에 포함되며 활성 영역(AA)을 침범하지 않고 있다. 상기 선택 트랜지스터 영역(BA) 내에 형성된 필드 산화막(36) 하부에도 제1 채널 정지 불순물층(38)이 형성되어 있고, 이 불순물층(38)도 활성 영역(AA)까지 확산되어 있다.
제3도 내지 제7도는 상기 제2도에 도시한 반도체 기억 장치의 제조 방법을 도시한 단면도들이다.
제3도는 반도체 기판(21) 상에 패드 산화막(23)과 다결정 실리콘막(25) 및 질화막(27)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(21) 상에 패드 산화막(23)이 형성되고 그 위에 PBL(poly buffered locos) 공정을 구현하기 위해 다결정 실리콘막(25)이 적층된다. 상기 적층된 다결정 실리콘막(25) 상에는 후속 공정에서 필드 산화막을 형성하기 위하여 열처리 공정을 실시할 때, 다결정 실리콘막(25) 및 반도체 기판(21)이 산화되는 것을 방지하기 위하여 산화 방지층으로써 질화막(27)이 적층된다. 상기 패드 산화막(21)은 상기 질화막(27)과 반도체 기판(21) 사이의 스트레스를 완화시키는 완층막으로 사용된다.
제4도는 활성 영역(AA)과 필드 영역(FA)을 한정하는 단계를 나타낸다. 구체적으로, 상기 질화막(27) 위에 포토레지스트막을 형성한다. 다음에 활성 영역(AA)에 포토레지스트 패턴(29A)을 형성하여 필드 영역(FA)의 포토레지스트막을 제거한다. 상기 포토레지스트 패턴(29A)을 마스크로 하여 필드 영역(FA)에 형성된 질화막(27)을 식각하여 필드 영역에 창(28)을 갖는 질화막 패턴(27A)을 형성한다. 그리고 상기 포토레지스트 패턴(29A)을 제거한다.
제5도는 제1 채널 정지 불순물(45)을 이온 주입하는 단계를 나타낸다. 구체적으로, 상기 질화막 패턴(27A)이 형성된 반도체 기판(21) 전면에 불순물(43)을 이온 주입한다. 이 때, 상기 질화막(27A), 다결정 실리콘막(25) 및 패드 산화막(23)으로 이루어지는 다층막은 활성영역(AA)으로의 불순물(43)의 주입을 차단해야 한다. 따라서 주입되는 불순물(43)의 에너지는 활성 영역(AA)을 덮고 있는 상기 다층막의 두께를 고려하여 결정한다.
제6도는 제2 채널 정지 불순물(47)을 이온 주입하는 단계를 나타낸다. 구체적으로, 상기 질화막 패턴(27A)이 형성된 기판(21) 전면에 포토레지스트막을 형성한다. 그리고, 기억 소자 영역(CA) 내지 필드 영역(FA) 중앙 부위에 필드 영역 창(제1도의 15)만 오픈(open)시킬 수 있도록 포토레지스트 패턴(33A)을 형성하고, 상기 필드 영역 창(제1도의 15)에 형성된 포토레지스트막을 제거하여 기판(21) 상에 필드 영역 창(15A)을 낸다. 계속해서, 상기 필드 영역 창(15A) 하부에 소자 분리 효과를 더욱 높이기 위한 불순물층을 형성하기 위해 불순물(49)을 기판(21) 전면에 이온 주입한다. 이 때도, 상기 제5도와 마찬가지로, 포토레지스트, 질화막(27A), 다결정 실리콘막(25) 및 패드 산화막(23)으로 이루어지는 다층막은 활성 영역(AA)으로의 불순물(49)의 주입을 차단해야 한다. 따라서, 주입되는 불순물(49)의 에너지는 활성 영역(AA)을 덮고 있는 상기 다층막의 두께를 고려하여 결정한다. 또한, 제2 채널 정지 불순물(47)은 제1 채널 정지 불순물(45) 내에 형성되도록 불순물(49)의 주입 에너지를 조절해야 하며, 제2 채널 정지 불순물(47)은 제1 채널 정비 불순물(45)보다 농도가 높아야 한다.
제7도는 필드 산화막들(35, 36)과 제1, 제2 채널 정지 불순물층들(37, 38, 39)을 형성하는 단계를 나타낸다. 상기 포토레지스트 패턴(33A)을 제거한 후 상기 기판(21)을 고온에서 열처리하면 필드 영역(FA)의 다결정 실리콘막(25)이 1차로 산화되고 동시에 패드 산화막(23)이 함께 필드 산화막들(35, 36)로 성장하게 된다. 또한 고온 열처리에 의해 상기 필드 영역(FA)에 주입된 불순물들(45, 47)이 확산하게 되는데, 이 때 제1 채널 정지 불순물층들(37, 38)은 활성 영역(AA)의 일부까지 확산되지만 기억 소자 영역(CA) 내의 제2 채널 정지 불순물층(39)은 활성 영역(AA)까지 확산되지 않는다. 다음에, 상기 기판에 형성된 질화막 패턴(27A), 다결정 실리콘막(25) 및 패드 산화막(23)을 제거한다.
상술한 바와 같이 종래 기술에 의해 기억 소자 영역(CA) 내에 형성된 제1 채널 정지 불순물층들(37, 38)은 활성 영역(AA)까지 확산되어 기억 소자 트랜지스터(17)의 채널 폭을 감소시켜 기억 소자 트랜지스터(17)의 구동 전류를 감소시키거나 접합 항복 전압(junction breakdown voltage)을 감소시킨다. 또한 기억 소자 트랜지스터(17)의 리드(read)시 기억 소자 트랜지스터(17)의 채널과 제1 채널 정지 불순물층들(37, 38)이 만나는 부위에 핫 전자(hot electron)가 발생하여 게이트 산화막 내의 트랩(trap)을 형성함으로써 신뢰성을 저하시킨다. 또한 불순물(49)을 이온 주입하기 위한 사진 공정은 소자간 이격거리가 서브-미크론(sub-micron)에 해당하는 고집적 플래쉬(flash) 기억 소자에는 적용하기가 어렵다.
따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결하여 활성 영역간의 소자 분리 특성을 개선할 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 장치에 적합한 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 기억 소자 영역과 선택 트랜지스터 영역을 구비하는 반도체 기판, 상기 기억 소자 영역에 형성된 제1 필드 절연막, 상기 제1 필드 절연막 하부에 형성되며 상기 제1 필드 절연막보다 좁은 제1 채널 정지 불순물층, 상기 선택 트랜지스터 영역에 형성된 제2 필드 절연막 및 상기 제2 필드 절연막 하부에 형성되며 상기 제2 필드 절연막보다 넓은 제2 채널 정지 불순물층을 포함하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 전면에 각각 활성 영역과 필드 영역을 포함하는 기억 소자 영역과 선택 트랜지스터 영역을 정의하는 단계, 상기 선택 트랜지스터 영역의 필드 영역에 제1 채널 정지 불순물을 주입하는 단계, 상기 선택 트랜지스터 영역의 필드 영역과 상기 기억 소자 영역의 필드 영역에 각각 제1 및 제2 필드 절연막들을 형성하고 상기 제1 필드 절연막 하부에 제1 채널 정지 불순물층을 형성하는 단계, 상기 제2 필드 절연막의 중앙부를 통해서 제2 채널 정지 불순물을 주입하는 단계, 및 상기 제2 필드 절연막 하부에 제2 채널 정지 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하기는, 상기 제2 필드 산화막의 중앙부를 통해서 제2 채널 정지 불순물을 주입하는 단계는 상기 반도체 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 도전층을 형성하는 단계, 상기 도전층의 일부를 제거하여 상기 제1 필드 산화막의 중앙부를 노출시키는 단계, 및 상기 제1 산화막의 노출된 중앙부를 통하여 제2 채널 정지 불순물을 주입하는 단계를 포함한다.
바람직하기는 또, 상기 제1 채널 정지 불순물은 보론이며, 상기 보론은 2.0E13∼7.0E13/㎠의 도우즈를 사용한다.
바람직하기는 또한, 상기 제2 채널 정지 불순물은 보론이며, 상기 보론은 9.0E12∼3.0E13/㎠의 도우즈를 사용한다.
본 발명에 의하면, 소자 분리 특성이 향상되어 기억 소자의 구동 전류와 접합 항복 전압이 감소하지 않으며, 셀 트랜지스터에 저장된 데이터를 판독할 때 핫 전자(hot electron)도 발생하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제8도는 본 발명을 설명하기 위한 낸드(NAND) 플래쉬(FLASH) EEPROM의 셀 어레이 배치도이다. 그 구조를 설명하면, 반도체 기판 위에 기억 소자 트랜지스터(117)를 형성하기 위해 복수개의 활성 영역(101)과 필드(field) 영역(103)이 평행하게 배열되어 있다. 상기의 활성 영역(101)을 따라 비트 선(BIT LINE)이 형성되고, 상기 필드 영역(103)을 따라 소자 분리막이 형성된다. 상기 비트 선과 수직으로 워드 선(WORD LINE)(105)과 선택 트랜지스터 선(SELECTION TRANSISTOR LINE)들(107, 109)이 형성되고, 복수개의 워드 선(105)과 비트 선이 교차하는 곳에 단위 기억 소자 트랜지스터(117)들이 형성된다. 상기의 단위 기억 소자 트랜지스터(117)는 독립된 각각의 활성 영역(101)과 일부 필드 영역(103) 위에 걸쳐지도록 부유된 제1 도전층과 기억 소자 트랜지스터(117)를 제어하는 제2 도전층이 적층된 구조로 되어 있다. 이때, 제2 도전층인 제어 게이트가 일반적인 워드 선(105) 역할을 한다. 상기 기억 소자 트랜지스터(117)는 비트 선을 따라 복수개 직렬로 연결되어 하나의 스트링(STRING)을 형성하고, 이 스트링을 형성하기 위한 두 개의 선택 트랜지스터 선들(107, 109)이 상기 스트링 양단에 직렬로 연결되어 있으며, 금속 배선을 위한 하나의 비트 선 접촉창(113)에 이러한 두 개의 스트링이 마주 보고 있다. 그 하나의 비트 선 접촉창(113)을 사이에 두고, 마주 보고 있는 두 스트링의 양쪽 끝으로 공통 소오스 선(111)이 비트 선과 수직되게 연결되어 있다. 스트링 양단의 선택 트랜지스터 선들(107, 109) 중 하나는 비트 선 접촉창(113)과 전기적으로 연결시켜 주는 비트 선 선택 트랜지스터 선(107)이고, 나머지 하나는 공통 소오스 선(111)과 전기적으로 연결시켜 주는 공통 소오스 선택 트랜지스터(109)이다. 그런데, 상기 기억 소자 영역(CA)에 마스크(145)를 구성해 놓았는데, 그것은 제1 채널 정지 불순물 이온 주입시 마스킹되는 영역을 나타낸 것이다.
제9도는 본 발명에 의해 채널 정지 불순물층이 형성된 반도체 기억 장치를 도시한 단면도이다. 즉, 제8도의 AA-AA´선을 따라 절단한 단면도이다. 그 구조를 보면, 기억 소자 영역(CA)과 선택 트랜지스터가 형성된 비트 선 접촉창 공통 소오스 영역(BA: 이하, 선택 트랜지스터 영역이라 칭함)으로 구분된 반도체 기판(51)에 필드 산화막들(65, 66)이 형성되어 있고, 이 필드 산화막들(65, 66)은 활성영역(AA) 사이에 위치하여 소자 분리막 역할을 한다. 상기 기억 소자 영역(CA) 내에 형성된 필드 산화막(65) 하부에 제2 채널 정지 불순물층(68)이 형성되어 있으며, 활성 영역(AA)을 침범하지 않고 있다. 상기 선택 트랜지스터 영역(BA) 내에 형성된 필드 산화막(66) 하부에는 제1 채널 정지 불순물층(67)이 형성되어 있고, 이 불순물층(67)은 활성 영역(AA)까지 확산되어 있다.
제10도 내지 제15도는 상기 제9도에 도시한 반도체 기억 장치의 제조 방법을 도시한 단면도들이다.
제10도는 반도체 기판(51) 상에 패드 산화막(53), 다결정 실리콘막(55) 및 질화막(57)을 형성하는 단계를 나타낸다. 구체적으로, 상기 반도체 기판(51) 전면에 패드 산화막(53)과 다결정 실리콘막(55)을 순차적으로 적층한다. 상기 적층된 다결정 실리콘막(55) 상에는 후속 공정에서 필드 산화막을 형성하기 위하여 열처리 공정을 실시할 때, 다결정 실리콘막(55) 및 반도체 기판(51)이 산화되는 것을 방지하기 위하여 산화 방지층으로써 질화막(57)이 적층된다. 상기 패드 산화막(53)은 상기 질화막(57)과 반도체 기판(51) 사이의 스트레스를 완화시키는 완충막으로 사용된다. 한편, 상기 패드 산화막(53)은 약 5000-6000Å의 두께로 형성한다.
제11도는 활성 영역(AA)에 포토레지스트 패턴(59A)과 질화막 패턴(57A)을 형성하는 단계를 나타낸다. 구체적으로, 상기 기판(51) 전면에 포토레지스트막을 형성한다. 다음에 활성 영역(AA)에 포토레지스트 패턴(59A)을 형성하고, 이 포토레지스트 패턴(59A)을 마스크로 하여 필드 영역(FA)의 포토레지스트막과 질화막을 제거하여 필드 영역 창(61)을 갖는 질화막 패턴(57A)을 형성한다. 계속해서 상기 포토레지스트 패턴(59A)을 제거한다.
제12도는 제1 채널 정지 불순물(63)을 이온 주입하는 단계를 나타낸다. 상기 반도체 기판(51)의 전면에 포토레지스트를 도포하고 제8도에 나타낸 마스킹(145)대로 기억 소자 영역(제9도의 CA)에 포토레지스트 패턴(60A)을 형성하여 선택 트랜지스터 영역(BA)의 포토레지스트막을 제거한다. 다음에 상기 선택 트랜지스터 영역(BA)에 불순물(62)을 이온 주입한다. 상기 불순물(62)은 기억 소자 영역(CA)과 선택 트랜지스터 영역(BA) 내의 활성 영역(AA)에는 상기 포토레지스트 패턴(60A)과 질화막 패턴(57A)으로 인해 주입이 차단된다. 다음에 상기 포토레지스트 패턴(60A)을 제거한다. 한편, 상기 불순물(62)로는 보론(Boron)을 사용하며, 그 주입량은 약 3.0E13∼7.0E13/㎠의 도우스(dose)로 한다.
제13도는 필드 산화막(65)과 제1 채널 정지 불순물층(67)을 형성하는 단계를 나타낸다. 상기 기판(51)을 고온에서 열처리하면 필드 영역(FA)의 다결정 실리콘막(55)이 1차로 산화되고 동시에 패드 산화막(53)이 함께 필드 산화막들(65, 66)으로 성장하게 된다. 또한 고온 열처리에 의해 상기 선택 트랜지스터 영역(BA)의 필드 영역(FA)에 주입된 제1 채널 정지 불순물이 확산하여 불순물층(67)을 형성하고, 이 불순물층(67)은 선택 트랜지스터 영역(BA) 내의 활성 영역(AA) 일부에까지 확산된다. 상기 공정에서, 필드 영역(FA)의 질화막(57A)은 필드 산화막들(65, 66)의 성장으로 인해 그 경계 부분이 리프팅(lifting)하게 된다. 다음에, 상기 질화막 패턴(67A), 다결정 실리콘막(55) 및 패드 산화막(53)을 제거한다.
제14도는 제2 채널 정지 불순물(79)을 이온 주입하는 단계를 나타낸다. 구체적으로, 상기 활성 영역(AA)에 기억 소자 트랜지스터(117)와 선택 트랜지스터를 위한 게이트 전극들을 형성하기 위하여 기판(51) 전면에 산화막 또는 산질화막을 사용하여 게이트 절연막(73)을 형성하고, 부유 게이트를 형성하기 위해 게이트 절연막(50) 위에 부유 게이트 도전층(75)을 적층하고 부유 게이트 도전층(75) 위에 인(phosphorous)을 다량 함유한 POCL3을 침적시키거나 불순물(64)을 이온 주입하여 상기 부유 게이트 도전층(75)의 저항을 작게 한다. 그리고 상기 부유 게이트 도전층(75) 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 패터닝하여, 기억 소자 영역(CA) 내의 필드 산화막(65)의 중앙 부위(115)만 노출시킬 수 있도록 포토레지스트 패턴(77A)을 형성한다. 상기 포토레지스트 패턴(77A)을 마스크로 하여 상기 기억 소자 영역(CA) 내의 필드 산화막(65)의 중앙 부위(115)에 형성된 포토레지스트막과 다결정 실리콘막(75)을 제거하여 필드 영역창(15A)을 낸다. 다음에 상기 필드 영역 창(15A)에 불순물(64)을 이온 주입한다. 이 때 주입되는 불순물(64)은 필드 산화막(65)을 투과할 수 있도록 이온 주입 에너지가 조절되어야 한다. 다음에 상기 포토레지스트 패턴(77A)을 제거한다. 한편, 상기 불순물(64)로는 보론(Boron)을 사용하며, 그 주입량은 약 9.0E12∼3.0E13/㎠의 도우스(dose)로 한다.
제15도는 활성 영역(AA)에 기억 소자 트랜지스터(117)와 선택 트랜지스터를 위한 게이트 절연막, 부유 게이트 전극, 유전체막 및 제어 게이트 전극들을 형성하는 단계를 나타낸다. 구체적으로, 상기 부유 게이트 도전층(75) 상에 유전체막(81)과 다결정 실리콘막(83) 및 금속실리사이드막(85)을 차례로 적층한다. 다음에 상기 금속실리사이드막(85) 상에 포토레지스트막을 형성하고, 기억 소자 트랜지스터(117)와 선택 트랜지스터의 게이트를 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 나머지 부분의 포토레지스트막, 금속실리사이드막(85), 다결정 실리콘막(83), 유전체막(81), 부유 게이트 도전층(75)을 제거한다. 한편, 상기 공정을 거치면서 주입된 제2 채널 정지 불순물(79)은 확산되어 기억 소자 영역(CA) 내의 필드 산화막(65) 하부에 활성 영역(AA)까지 확산되지 않은 상태로 제2 채널 정지 불순물층(68)을 형성한다.
이상에서 기술한 바와 같이, 본 발명에 의한 반도체 기억 장치는 기억 소자 영역(CA)의 필드 산화막(65) 하부에 형성된 제2 채널 정지 불순물층(68)은 활성 영역(AA)까지 확산되지 않기 때문에 기억 소자 트랜지스터(117)의 구동 전류와 접합 항복 전압을 감소시키지 않으며, 기억 소자 트랜지스터(117)에 저장된 데이터를 판독할 때 핫 전자(hot electron)도 발생시키지 않는다. 또한 기억 소자 영역(CA) 내의 필드 산화막(65)에 제2 채널 정지 불순물(79)을 이온 주입할 때 별도의 추가 마스크를 사용하지 않고, 기존의 부유 게이트 전극 형성을 위한 마스크를 사용하여 부유 게이트 식각 후 바로 주입함으로써 고집적 메모리 셀에서 소자간 이격거리가 서브 미크론(sub micron)에 해당하여 사진 공정이 어려운 문제도 해결할 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (7)

  1. 기억 소자 영역과 선택 트랜지스터 영역을 구비하는 반도체 기판; 상기 기억 소자 영역에 형성된 제1 필드 절연막; 상기 제1 필드 절연막 하부에 형성되며 상기 제1 필드 절연막보다 좁은 제1 채널 정지 불순물층; 상기 선택 트랜지스터 영역에 형성된 제2 필드 절연막; 및 상기 제2 필드 절연막 하부에 형성되며 상기 제2 필드 절연막보다 넓은 제2 채널 정지 불순물층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 반도체 기판 전면에 각각 활성 영역과 필드 영역을 포함하는 기억 소자 영역과 선택 트랜지스터 영역을 정의하는 단계; 상기 선택 트랜지스터 영역의 필드 영역에 제1 채널 정지 불순물을 주입하는 단계; 상기 선택 트랜지스터 영역의 필드 영역과 상기 기억 소자 영역의 필드 영역에 각각 제1 및 제2 필드 절연막들을 형성하고 상기 제1 필드 절연막 하부에 제1 채널 정지 불순물층을 형성하는 단계; 상기 제2 필드 절연막의 중앙부를 통해서 제2 채널 정지 불순물을 주입하는 단계; 및 상기 제2 필드 절연막 하부에 제2 채널 정지 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 필드 산화막의 중앙부를 통해서 제2 채널 정지 불순물을 주입하는 단계는 상기 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 도전층을 형성하는 단계; 상기 도전층의 일부를 제거하여 상기 제1 필드 산화막의 중앙부를 노출시키는 단계; 및 상기 제1 산화막의 노출된 중앙부를 통하여 제2 채널 정지 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제2항에 있어서, 상기 제1 채널 정지 불순물은 보론인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제2 채널 정지 불순물은 보론인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 제4항에 있어서, 상기 보론은 2.0E13∼7.0E13/㎠의 도우즈를 사용하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제5항에 있어서, 상기 보론은 9.0E12∼3.0E13/㎠의 도우즈를 사용하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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