KR0182957B1 - Voltage-controlled oscillator - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

전압제어발진기Voltage controlled oscillator

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

PLL에서 지터 성분을 제거하며 안정된 동작으로 주파수를 발생할 수 있는 전압제어발진기를 제공한다.It eliminates jitter from the PLL and provides a voltage controlled oscillator that can generate frequency with stable operation.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

위상 차에 따른 전압차에 대응되는 제어전압에 의해 클럭을 합성하는 위상동기회로의 전압발진기회로가, 전압제어 발진신호를 출력하는 제1 및 제2출력노드와, 제1 및 제2궤환노드와, 제1전압과 제2전압 사이에 연결되고 제어단이 상기 제어전압에 연결되며, 출력 주파수를 결정하는 전류 량을 조절하는 제어수단과, 상기 제어수단과 제2전압 사이에 연결되고 제어단이 상기 제2출력노드에 연결되며, 상기 제어수단에 의해 전류량이 결정되고 상기 제2출력노드의 제2발진신호 출력에 의해 스위칭되어 상기 제1궤환노드로 출력하는 제1수단과, 상기 제어수단과 제2전압사이에 연결되고 제어단이 상기 제1출력노드에 연결되며, 상기 제어수단에 의해 전류량이 결정되고 상기 제1출력노드의 제1발진신호 출력에 의해 스위칭되어 상기 제2궤환노드로 출력하는 제1수단과, 상기 제1 및 제2궤환노드에 연결되며, 상기 제1 및 제2궤환노드의 논리가 변화할 시 반전 발진하여 각각 상기 제1출력노드 및 제2출력노드로 출력하는 반전발진수단으로 구성된다.The voltage oscillator circuit of the phase synchronization circuit for synthesizing the clock by the control voltage corresponding to the voltage difference according to the phase difference includes: first and second output nodes for outputting a voltage controlled oscillation signal, first and second feedback nodes; A control means connected between the first voltage and the second voltage and a control terminal connected to the control voltage, the control means adjusting an amount of current for determining an output frequency, and a control terminal connected between the control means and the second voltage. First means connected to the second output node, the current amount being determined by the control means, switched by the second oscillation signal output of the second output node, and outputting to the first feedback node; Connected between a second voltage and a control terminal connected to the first output node, the current amount is determined by the control means, switched by the first oscillation signal output of the first output node, and output to the second feedback node. doing Inverted oscillation connected to a first means and the first and second feedback nodes, and inverted oscillation when the logic of the first and second feedback nodes changes, and outputting to the first output node and the second output node, respectively. Means.

4. 발명의 중요한 용도4. Important uses of the invention

전압제어발진기에서 위상 잡음이 발생될 수 있는 요소를 줄여 안정된 클럭을 발생할 수 있다.In a voltage controlled oscillator, a stable clock can be generated by reducing a factor in which phase noise can be generated.

Description

전압 제어 발진기Voltage controlled oscillator

제1도는 전압제어발진기를 사용하는 PLL회로의 구성을 도시하는 도면.1 is a diagram showing a configuration of a PLL circuit using a voltage controlled oscillator.

제2a도 및 제2b도는 제1도에서 사용되는 종래의 전압제어발진기 구성을 도시하는 도면.2A and 2B show a conventional voltage controlled oscillator configuration used in FIG.

제3도는 본 발명에 따른 전압제어발진기의 구성을 도시하는 도면.3 is a diagram showing a configuration of a voltage controlled oscillator according to the present invention.

본 발명은 전압제어발진기 회로에 관한 것으로, 특히 지터성분을 최소화 할 수 있는 전압제어발진기 회로에 관한 것이다.The present invention relates to a voltage controlled oscillator circuit, and more particularly, to a voltage controlled oscillator circuit capable of minimizing jitter components.

일반적으로 비디오, 오디오, 그래픽 및 데이타 프로세서와 같은 장치들에서 클럭 레이트(clock rate)가 증가함에 따라, 장치를 구동하기 위한 클럭 합성기(clock synthesizer)로부터 보다 높은 성능(performance)를 요구하고 있다. 상기와 같은 대부분의 클럭 합성기는 PLL(Phase Lock Loop)회로를 사용한다. 그러나 상기 PLL회로의 위상 잡음은 직접 시스템의 성능에 영향을 끼치게 되므로, 낮은 지터(jitter)를 갖는 PLL회로의 설계가 아주 중요하게 된다.In general, as clock rates increase in devices such as video, audio, graphics, and data processors, higher performance is required from a clock synthesizer to drive the device. Most of the clock synthesizers as described above use a phase lock loop (PLL) circuit. However, since the phase noise of the PLL circuit directly affects the performance of the system, the design of the PLL circuit with low jitter becomes very important.

제1도와 같은 구성을 갖는 PLL회로와, 제2a도와 같은 구성을 갖는 전압제어발진기 및 제2b도와 같은 구성을 갖는 딜레이 셀(delay cell)들은 David Reynolds에 의해 발표된 A 320MHz CMOS Triple 8b DAC with On-Chip PLL and Hardware Cursor(IEEE International Solid-State Circuits Conference, 1994, pp50-51 및 ISSCC SLIDE SUPPLEMENT, pp36-37)에 게시되어 있다.The PLL circuit having the configuration shown in FIG. 1, the voltage controlled oscillator having the configuration shown in FIG. 2a, and the delay cells having the configuration shown in FIG. -Chip PLL and Hardware Cursor (IEEE International Solid-State Circuits Conference, 1994, pp 50-51 and ISSCC SLIDE SUPPLEMENT, pp 36-37).

상기와 같은 갖는 클럭 합성기의 경우, 입력되는 기준클럭 자체는 아주 낮은 지터를 포함하는 수정 발진기(crystal oscillator)로부터 공급되므로, 대부분의 지터는 위상검출기PD(Phase Detector), 전압제어발진기VCO(Voltage Controlled Oscillator) 및 차지 펌핑회로CP(Charge Pumping Circuit)와 같은 내부 지터 소스(jitter source)로 발생된다.In the case of such a clock synthesizer, since the input reference clock itself is supplied from a crystal oscillator including very low jitter, most of the jitter is a phase detector PD or a voltage controlled oscillator VCO (Voltage Controlled). It is generated by an internal jitter source such as an oscillator and a charge pumping circuit CP.

상기 지터 소스들 중 일반적인 PLL회로의 설계시 전압제어발전기VCO가 주요 지터 소스로 고려된다. 상기 제1도와 같은 PLL회로의 전압제어발진기VCO는 제2a도와 같은 구성을 갖는 링발진기(ring oscillator)가 주로 간단하게 사용된다. 상기와 같은 링발진기는 설계가 용이하며 광범위한 주파수 동작 영역을 가진다.Among the jitter sources, the voltage controlled generator VCO is considered as the main jitter source in the design of a general PLL circuit. As a voltage controlled oscillator VCO of the PLL circuit as shown in FIG. 1, a ring oscillator having a configuration as shown in FIG. 2a is mainly used. Such ring oscillators are easy to design and have a wide frequency operating range.

그러나 상기 링발진기를 이용한 전압제어발진기VCO의 단점 중의 하나가 바로 지터 성능이다. 상기 링발진기는 다수의 딜레이 셀(delay cell)로 구성되어 있고, 각 셀은 매 사이클 마다 위상 잡음(phase noise)를 발생하기 때문이다. 따라서 링발진기를 전압제어발진기VCO로 사용하는 경우, 총 지터량은 각각의 딜레이 셀들의 위상 잡음에 대한 합이 된다. 따라서 전압제어발진기VCO의 지터는 링의 한 주기 후에 피드백되며, 그 다음 지터 성분은 이전 지터의 합에 다시 더해진다. 그러므로 PLL회로에서 PLL에 의한 지터의 감소 없이는 링발진기의 지터 변동이 아주 크게되어 클럭 합성의 성능을 저하시키는 문제점이 있었다.However, one of the disadvantages of the voltage controlled oscillator VCO using the ring oscillator is jitter performance. This is because the ring oscillator is composed of a plurality of delay cells, and each cell generates phase noise every cycle. Therefore, when using a ring oscillator as the voltage controlled oscillator VCO, the total jitter amount is the sum of the phase noises of the respective delay cells. Therefore, the jitter of the voltage-controlled oscillator VCO is fed back after one cycle of the ring, and then the jitter component is added back to the sum of the previous jitter. Therefore, the jitter fluctuation of the ring oscillator becomes very large without reducing the jitter caused by the PLL in the PLL circuit, thereby degrading the performance of clock synthesis.

따라서 본 발명의 목적은 PLL회로에서 지터 성분을 최소화할 수 있는 전압제어발진기 회로를 제공함에 있다.It is therefore an object of the present invention to provide a voltage controlled oscillator circuit which can minimize jitter components in a PLL circuit.

본 발명의 다른 목적은 입력되는 제어전압에 의해 전류 미러를 가변시켜 발진주파수를 제어할 수 있는 전압제어발진기 회로를 제공함에 있다.Another object of the present invention is to provide a voltage controlled oscillator circuit capable of controlling an oscillation frequency by varying a current mirror by an input control voltage.

이러한 본 발명의 목적들을 달성하기 위한 전압제어발진기 회로가, 한쌍의 발진신호를 출력하는 제1 및 제2출력 노드들과; 제1전압에 병렬 연결되는 제1형 제1-제3트랜지스트들과, 상기 제1형 제1트랜지스터와 제2전압 사이에 연결되고 제어단이 제어전압에 연결되는 제2형 제1트랜지스터로 구성되어, 상기 제어전압에 의해 상기 제1형 트랜지스터들을 전류량을 조절하여 출력 주파수를 결정하는 발진제어기와; 제1형 제2 및 제3트랜지스터에 각각 연결되는 제1 및 제2궤환노드들과; 상기 제1궤환노드와 제2전압 사이에 연결되고 제어단이 상기 제2출력노드에 연결되는 제2형 제2트랜지스터와; 상기 제2궤환노드와 제2전압 사이에 연결되고 제어단이 상기 제1출력노드에 연결되는 제2형 제3트랜지스터와; 래치 구성으로써, 상기 제1 및 제2궤환노드의 신호들을 반전 래치하여 제1 및 제2발진신호를 발생하여 상기 제1 및 제2출력노드에 출력하는 발진기로 구성된다.The voltage controlled oscillator circuit for achieving the objects of the present invention comprises: first and second output nodes for outputting a pair of oscillation signals; First type first to third transistors connected in parallel to a first voltage, and second type first transistors connected between the first type first transistor and the second voltage and a control terminal connected to a control voltage. An oscillation controller configured to determine an output frequency by adjusting an amount of current of the first type transistors by the control voltage; First and second feedback nodes connected to first type second and third transistors, respectively; A second type second transistor connected between the first feedback node and a second voltage and a control terminal connected to the second output node; A second type third transistor connected between the second feedback node and a second voltage and a control terminal connected to the first output node; The latch configuration includes an oscillator for inverting and latching signals of the first and second feedback nodes to generate first and second oscillation signals and output the first and second oscillation signals to the first and second output nodes.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들 중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.

여기서 제1형 트랜지스터라는 용어는 피모오스 트랜지스터를 의미하며, 제2형 트랜지스터라는 용어는 엔모오스 트랜지스터를 의미한다. 또한 제1전압이라는 용어는 전원전압 Vdd를 의미하고, 제2전압이라는 용어는 접지전압Vss를 위미한다.The term first-type transistor means a P-MOS transistor, and the term second-type transistor means an en-MOS transistor. In addition, the term "first voltage" refers to the power supply voltage Vdd, and the term "second voltage" refers to the ground voltage Vss.

본 발명의 전압제어발진기 회로 구성은 제3도와 같이 구성된다. 상기 제3도를 참조하면, 피모오스 트랜지스터 MP1의 소오스 전극은 전원전압에 연결되며, 드레인전극과 게이트전극이 노드 N5에 공통 접속된다. 엔모오스 트랜지스터MN1은 노드 N5와 접지전압 사이에 연결되며, 게이트전극이 제어전압VC에 연결된다. 피모오스 트랜지스터 MP2는 전원전압과 노드N3 사이에 연결되며, 게이트전극이 노드N5에 연결된다. 엔모오스 트랜지스터MN2는 노드N3과 접지전압 사이에 연결되며, 게이트전극이 노드N2에 연결된다. 피모오스 트랜지스터 MP3는 전원전압과 노드N4 사이에 연결되며, 게이트 전극이 노드N5에 연결된다. 엔모오스 트랜지스터MN3은 노드N4와 접지전압 사이에 연결되며, 게이트전극이 노드N1에 연결된다.The voltage controlled oscillator circuit configuration of the present invention is configured as shown in FIG. Referring to FIG. 3, the source electrode of the PMOS transistor MP1 is connected to a power supply voltage, and the drain electrode and the gate electrode are commonly connected to the node N5. The NMOS transistor MN1 is connected between the node N5 and the ground voltage, and the gate electrode is connected to the control voltage VC. The PMOS transistor MP2 is connected between the power supply voltage and the node N3, and the gate electrode is connected to the node N5. The NMOS transistor MN2 is connected between the node N3 and the ground voltage, and the gate electrode is connected to the node N2. PMOS transistor MP3 is connected between the power supply voltage and node N4, and a gate electrode is connected to node N5. The NMOS transistor MN3 is connected between the node N4 and the ground voltage, and the gate electrode is connected to the node N1.

여기서 상기 노드N1 및 노드N2는 출력노드로서, 노드N1은 제1발진신호를 출력하는 제1출력노드가 되며, 노드N2는 제2발진신호를 출력하는 제2출력노드가 된다. 또한, 상기 노드N3 및 노드N4는 궤환노드로서, 노드N3은 제1궤환신호를 출력하는 제1궤환노드가 되며, 노드N4는 제2궤환신호를 출력하는 제2궤환노드가 된다.Here, the node N1 and the node N2 are output nodes, the node N1 is a first output node for outputting a first oscillation signal, and the node N2 is a second output node for outputting a second oscillation signal. Further, the node N3 and the node N4 are feedback nodes, the node N3 is a first feedback node for outputting a first feedback signal, and the node N4 is a second feedback node for outputting a second feedback signal.

상기와 같이 구성되는 피모오스 트랜지스터MP1-MP3는 제1형 제1트랜지스터-제3트랜지스터가 되고, 엔모오스 트랜지스터 MN1-MN3는 제2형 제1트랜지스터-제3트랜지스터가 된다. 그리고 상기 피모오스 트랜지스터 MP1-MP3 및 엔모오스 트랜지스터 MP1은 제어전압VC에 따라 전류의 량을 조절하는 전류 미러(current mirror)의 기능을 수행하므로써, 발진 주파수를 설정하는 발진제어기가 된다.The PMOS transistors MP1-MP3 configured as described above become the first type first transistor to the third transistor, and the NMOS transistors MN1-MN3 become the second type first transistor to the third transistor. The PMOS transistors MP1-MP3 and the NMOS transistor MP1 serve as an oscillation controller for setting an oscillation frequency by performing a function of a current mirror that adjusts an amount of current according to a control voltage VC.

낸드게이트G1은 노드 N3의 제1궤환신호 및 낸드게이트G6의 출력을 부논리곱하여 제1 접속노드N6에 출력한다. 낸드게이트G2는 제2접속노드 N6의 낸드게이트G1 출력과 낸드게이트G8의 출력을 부논리곱하여 출력하여 출력한다. 인버터G3은 낸드게이트G2의 출력을 반전하여 노드N1에 출력한다. 인버터G10은 노드N1의 출력을 반전하여 제1발진신호로 출력한다. 낸드게이트G7은 전원전압과 노드N4의 출력을 부논리곱하여 제2접속노드N7에 출력한다. 인버터G4는 상기 낸드게이트G1의 출력을 반전 출력한다. 인버터 G5는 상기 낸드게이트G7의 출력을 반전 출력한다. 낸드게이트G6은 인버터G4 및 G5의 출력을 부논리곱하여 상기 낸드게이트G1의 입력으로 인가한다. 낸드게이트G8은 낸드게이트G2의 출력과 제2접속노드N7의 낸드게이트G7 출력을 부논리곱하여 출력한다. 인버터G9는 상기 낸드게이트G8의 출력을 반전하여 노드N2에 출력한다. 인버터G11은 노드N2 출력을 반전하여 제2발진신호로 출력한다.The NAND gate G1 performs a negative logic multiplication on the first feedback signal of the node N3 and the output of the NAND gate G6 and outputs the result to the first connection node N6. The NAND gate G2 is negatively multiplied by the NAND gate G1 output of the second connection node N6 and the output of the NAND gate G8 to be output. The inverter G3 inverts the output of the NAND gate G2 and outputs it to the node N1. The inverter G10 inverts the output of the node N1 and outputs it as the first oscillation signal. The NAND gate G7 negatively multiplies the power supply voltage with the output of the node N4 and outputs the result to the second connection node N7. The inverter G4 inverts the output of the NAND gate G1. The inverter G5 inverts the output of the NAND gate G7. The NAND gate G6 is negatively multiplied by the outputs of the inverters G4 and G5 and applied to the input of the NAND gate G1. The NAND gate G8 negatively multiplies the output of the NAND gate G2 by the NAND gate G7 output of the second connection node N7. The inverter G9 inverts the output of the NAND gate G8 and outputs it to the node N2. The inverter G11 inverts the node N2 output and outputs it as the second oscillation signal.

상기 구성에서 낸드게이트G1은 제1게이트가 되고, 낸드게이트G7은 제2게이트가 되며, 인버터G4 및 G5와 낸드게이트G6은 제3게이트가 된다. 또한 낸드게이트G2 및 G8과 인버터G3 및 G9는 RS 래치이다. 그리고 상기 제1게이트-제3게이트 및 RS 래치는 발진기(inverting oscillator)의 구성이 된다.In the above configuration, the NAND gate G1 becomes the first gate, the NAND gate G7 becomes the second gate, and the inverters G4 and G5 and the NAND gate G6 become the third gate. NAND gates G2 and G8 and inverters G3 and G9 are RS latches. The first gate-third gate and the RS latch are configured as an inverting oscillator.

상기와 같은 구성을 갖는 전압제어발진기 회로는 제1도와 같은 PLL회로에 적용할 수 있다.The voltage controlled oscillator circuit having the above configuration can be applied to the PLL circuit as shown in FIG.

상기 제3도를 참조하여 본 발명의 전압제어발진기의 동작을 살펴보면, 상기 제어전압VC를 일정한 전압으로 인가하면, 프리 런닝(free running) 상태가 된다. 이런 프리 런닝 상태에서 출력되는 주파수F0(free running frequency)는 피모오스 트랜지스터MP1-MP3 및 엔모오스 트랜지스터MN1-MN3에 의해 설정되는 전류에 의해 결정된다. 따라서 상기 피모오스트랜지스터MP1-MP3 및 엔모오스 트랜지스터MN1-MN3의 채널 사이즈(channel size)를 적절하게 설계하여 원하는 동작 범위의 클럭 주파수를 설정할 수 있다.Referring to FIG. 3, the operation of the voltage controlled oscillator of the present invention will be described. When the control voltage VC is applied at a constant voltage, it is in a free running state. The frequency F0 (free running frequency) output in this free running state is determined by the current set by the PMOS transistors MP1-MP3 and the NMOS transistors MN1-MN3. Accordingly, the channel sizes of the PMO transistors MP1-MP3 and the NMOS transistors MN1-MN3 can be appropriately designed to set clock frequencies in a desired operating range.

상기 제1도와 같은 구성을 갖는 PLL회로가 구동되어 기준 클럭과 분주기DIV(divider)에서 궤환되는 신호의 위상차가 발생되면, 위상검출기PD는 두 입력신호의 위상차를 검출하여 출력하며, 차지펌핑회로CP는 위상차에 따른 제어전VC를 출력한다. 따라서 상기 제어전압VC는 상기 위상차에 따라 가변되는 전압이 되므로, 전압제어발진기VCO의 엔모오스 트랜지스터 MN1 의 게이트에 가해지는 전압 레벨도 가변됨을 알 수 있다. 따라서 상기 제어전압VC의 변화에 따라 상기 엔모오스 트랜지스터MN1이 도통되는 크기도 변화된다. 그리고 상기 엔모오스 트랜지스터MN1의 도통되는 크기에 따라 전류 량도 가변되므로, 이는 노드N5에 추종되어 나타난다. 따라서 결과적으로 상기 제어전압VC의 변화에 따라 노드N5의 전류 량이 가변되며, 따라서 피모오스 트랜지스터MP1-MP3이 도통되는 전류 크기도 가변된다. 즉, 상기 제어전압VC가 높으면 상기 피모오스 트랜지스터MP1-MP3은 크게 도통되며, 상기 제어전압VC가 낮으면 상기 피모오스 트랜지스터MP1-MP3은 작게 도통된다. 그러므로 상기 피모오스 트랜지스터MP1-MP3 및 엔모오스 트랜지스터MN1은 입력되는 제어전압VC에 따라 발진신호를 발생할 수 있도록 전류 량을 조절하는 발진제어기가 된다.When the PLL circuit having the configuration as shown in FIG. 1 is driven to generate a phase difference between the reference clock and the signal fed back from the divider DIV, the phase detector PD detects and outputs the phase difference between the two input signals. CP outputs the pre-control VC according to the phase difference. Therefore, since the control voltage VC becomes a voltage that varies according to the phase difference, it can be seen that the voltage level applied to the gate of the NMOS transistor MN1 of the voltage controlled oscillator VCO also varies. Therefore, the magnitude of the enMOS transistor MN1 conducting changes with the change of the control voltage VC. In addition, since the amount of current also varies according to the size of conduction of the NMOS transistor MN1, it appears following the node N5. As a result, the current amount of the node N5 is varied according to the change of the control voltage VC, and accordingly, the amount of current through which the PMOS transistors MP1-MP3 are conducted is also varied. That is, when the control voltage VC is high, the PMOS transistors MP1-MP3 conduct largely, and when the control voltage VC is low, the PMOS transistors MP1-MP3 conduct small. Therefore, the PMOS transistors MP1-MP3 and the NMOS transistor MN1 become oscillation controllers for controlling the amount of current so as to generate an oscillation signal according to the input control voltage VC.

발진동작을 살펴본다. 상기 노드N1이 하이 논리 상태이고 노드N2가 로우 논리상태라 가정하면, 엔모오스 트랜지스터MN3은 도통되기 시작하고 엔모오스 트랜지스터MN2는 비도통되기 시작한다. 이때 상기 피모오스 트랜지스터MP3 및 피모오스 트랜지스터MP2에 의해 조절되는 전류 량에 따라 노드N4는 로우 논리 상태가 되고 노드N3은 하이 논리 상태가 된다. 상기 노드N3이 하이 논리상태가 되면, 낸드게이트G6 및 노드N3의 출력을 부논리 곱하는 낸드게이트G1은 로우 논리신호를 출력한다. 상기 낸드게이트G1의 로우 논리신호에 의해 낸드게이트G2는 하이 논리신호를 출력하게 되며, 인버터G3은 이를 반전하여 상기 노드N1에 로우 논리신호를 출력한다. 상기 노드N1에 로우 논리신호가 출력되면, 상기 엔모오스 트랜지스터MN3은 비도통 상태로 천이 된다.Look at the oscillation motion. Assuming that the node N1 is in a high logic state and the node N2 is in a low logic state, the NMOS transistor MN3 starts to conduct and the NMOS transistor MN2 begins to become non-conducting. At this time, the node N4 is in a low logic state and the node N3 is in a high logic state according to the amount of current controlled by the PMOS transistor MP3 and the PMOS transistor MP2. When the node N3 is in a high logic state, the NAND gate G1 that negatively multiplies the outputs of the NAND gate G6 and the node N3 outputs a low logic signal. The NAND gate G2 outputs a high logic signal by the low logic signal of the NAND gate G1, and the inverter G3 inverts it and outputs a low logic signal to the node N1. When the low logic signal is output to the node N1, the enMOS transistor MN3 transitions to a non-conductive state.

상기 발진수단의 구성은 서로 대칭적인 구성을 갖는다. 즉, 상기 노드N3의 출력에 따라 발진동작을 수행하는 G1, G2, G3, G4, G6, G10과, 상기 노드N4의 출력에 따라 발진동작을 수행하는 G5, G6, G7, G8, G9, G11은 서로 대칭적인 구조를 가짐을 알 수 있다. 따라서 상기 노드N3 및 노드N4의 논리 상태가 변화되면 상기 발진수단이 동작되어 출력 노드N3 및 노드N4의 논리를 변화시키며, 이로 인해 엔모오스 트랜지스터 MN2 및 MN3이 수위칭되어 다음 상태에 대비한다.The configuration of the oscillation means has a configuration symmetrical with each other. That is, G1, G2, G3, G4, G6, and G10 perform oscillation according to the output of the node N3, and G5, G6, G7, G8, G9, and G11 perform oscillation according to the output of the node N4. It can be seen that the symmetrical structure of each other. Therefore, when the logic states of the nodes N3 and N4 are changed, the oscillating means is operated to change the logic of the output nodes N3 and N4, which causes the NMOS transistors MN2 and MN3 to be leveled to prepare for the next state.

따라서 상기 제3도와 같은 전압제어발진기VCO는 게이트 소자들 및 모오스 트랜지스터들에 의해 자체적으로 발진이 이루어지며, 이는 상기 제어전압VC의 변화에 따라 발진이 제어된다. 따라서 상기 제어전압VC의 전압을 조정하면 전압제어발진기VCO의 동작 주파수를 자체적으로 조절 가능하게 할 수 있음을 알 수 있다.Accordingly, the voltage controlled oscillator VCO as shown in FIG. 3 is oscillated by the gate elements and the MOS transistors, and the oscillation is controlled according to the change of the control voltage VC. Therefore, it can be seen that by adjusting the voltage of the control voltage VC, the operating frequency of the voltage controlled oscillator VCO can be adjusted by itself.

상기한 바와 같이 본 발명에 따른 전압제어발진기는 스위칭되어 전파되는 게이트가 항상 동일하므로 위상 잡음이 발생될 수 있는 요소를 줄일 수 있으며, 이로 인해 고정도의 클럭을 사용하는 시스템의 클럭 발생기인 PLL에 사용할 수 있는 이점이 있다.As described above, the voltage controlled oscillator according to the present invention can reduce the elements that can generate phase noise since the gates of the switched and propagated gates are always the same. There is an advantage to this.

Claims (3)

전압제어발진기 회로에 있어서, 한쌍의 발진신호를 출력하는 제1 및 제2출력노드들과, 제2전압에 병렬 연결되는 제1형 제1-제3트랜지스터들과, 상기 제1형 제1트랜지스터와 제2전압 사이에 연결되고 제어단이 제어전압에 연결되는 제2형 제1트랜지스터로 구성되어, 상기 제어전압에 의해 상기 제2형 제1트랜지스터의 전류량이 조절되어 출력 주파수를 결정하는 발진제어기와, 제1형 제2 및 제3트랜지스터에 각각 연결되는 제1 및 제2궤환노드들과, 상기 제1궤환노드와 제2전압 사이에 연결되고 제어단이 상기 제2출력노드에 연결되어 상기 제1발진신호의 논리에 따라 상기 제1궤환노드의 논리를 결정하는 제2형 제2 트랜지스터와, 상기 제2궤환노드와 제2전압 사이에 연결되고 제어단이 상기 제1출력노드에 연결되어 상기 제2발진신호의 논리에 따라 상기 제2궤환노드의 논리를 결정하는 제2형 제3트랜지스터와 서로 대칭적인 구조를 갖는 래치구조로써, 상기 제1 및 제2궤환노드의 신호들을 래치하여 상기 제1 및 제2발진신호를 발생하여 상기 제1 및 제2출력노드에 출력하는 발진기로 구성된 것을 특징으로 하는 전압제어발진기 회로.1. A voltage controlled oscillator circuit comprising: first and second output nodes for outputting a pair of oscillation signals, first type first to third transistors connected in parallel to a second voltage, and first type first transistor An oscillation controller comprising a second type first transistor connected between a second voltage and a second voltage and a control terminal connected to a control voltage, the current amount of the second type first transistor being adjusted by the control voltage to determine an output frequency. And first and second feedback nodes connected to first type second and third transistors, respectively, between the first feedback node and a second voltage, and a control terminal connected to the second output node. A second type second transistor for determining the logic of the first feedback node according to a logic of a first oscillation signal, a connection between the second feedback node and a second voltage, and a control terminal connected to the first output node The second according to the logic of the second oscillation signal A latch structure having a structure symmetrical with a second type third transistor that determines a logic of a ring node, and latching signals of the first and second feedback nodes to generate the first and second oscillation signals to generate the first and second oscillation signals. A voltage controlled oscillator circuit comprising an oscillator for outputting to the first and second output nodes. 제1항에 있어서, 상기 발진기가, 상기 제1궤환노드 신호와 소정 신호를 부논리곱하여 제1 접속노드에 출력하는 제1게이트와, 상기 제2궤환노드 신호와 제2전압을 부논리곱하여 제2접속노드에 출력하는 제2게이트와, 상기 제1 및 제2접속노드 신호들을 논리합하여 상기 제1게이트에 인가하는 제2게이트와, 상기 제1 및 제2접속노드의 신호들을 각각 세트 및 레세트 신호로 입력하여 래치하는 RS 래치로 구성된 것을 특징으로 하는 전압제어발진기 회로.The oscillator of claim 1, wherein the oscillator negatively multiplies the first feedback node signal by a predetermined signal and outputs the first gate to the first connection node, and negatively multiplies the second feedback node signal by a second voltage. A second gate for outputting to the second connection node, a second gate for ORing the first and second connection node signals to the first gate, and the signals of the first and second connection nodes, respectively; A voltage controlled oscillator circuit comprising an RS latch input and latched as a set signal. 제1항 또는 제2항에 있어서, 상기 제1형 트랜지스터가 피모오스 트랜지스터이고 상기 제2형 트랜지스터가 엔모오스 트랜지스터이며, 상기 제1전압이 전원전압이고 상기 제2전압이 접지전압인 것을 특징으로 하는 전압제어발진기 회로.The method according to claim 1 or 2, wherein the first type transistor is a P-MOS transistor, the second type transistor is an N-MOS transistor, the first voltage is a power supply voltage, and the second voltage is a ground voltage. Voltage controlled oscillator circuit.