KR0177997B1 - 히스테리시스의 크기를 제어할 수 있는 비교기 회로 - Google Patents
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Abstract
본 발명은 히스테리시스를 가진 비교기 회로에 관한 것으로서, 특히, 히스테리시스를 간단하면서도 정확하게 제어할 수 있는 비교기 회로에 관한 것이다.
본 발명의 특징은 제1입력단에 입력되는 입력전압과 제2입력단에 입력되는 기준전압의 차를 증폭한 차동증폭신호를 출력하는 차동증폭수단; 전원전압과 상기 제2입력단 사이에 결합된 적어도 하나이상의 전류원을 포함하고, 상기 차동증폭신호에 응답하여 상기 전류원들의 전류공급량을 조절함으로써, 입력전압 레벨에 상반되는 기준전압을 발생하는 기준전압 발생부; 및 상기 차동증폭수단의 차동증폭신호를 버퍼링하여 출력하는 출력수단을 구비함에 있으며, 공정산포의 영향을 받지않고 설계가 용이하며, 정전류 또는 저항값을 조정하여 히스테리시스의 크기를 정확하게 제어할 수 있다.
Description
본 발명은 히스테리시스를 가진 비교기 회로에 관한 것으로서, 특히, 히스테리시스의 크기를 간단하면서도 정확하게 제어할 수 있는 비교기 회로에 관한 것이다.
비교기 회로는 아날로그 IC에서 연산 증폭기만큼 광범위하게 쓰이는 회로로써, 두 개의 입력단자중 어느 한 단자에 일정한 기준 전압을 부여하고, 다른 한 단자에는 시간에 따라 변화하는 신호를 입력하여 두 신호의 차에 의해 출력이 하이(High)레벨 또는 로우(Low)레벨을 갖도록 동작하는 회로이다.
제1도는 종래의 비교기 회로도로서, 입력단자(2), 출력단자(8), 전원전압(Vcc), 제 1 내지 제 3 저항(R1∼R3), 트랜지스터(Q1) 및 비교기(4)로 구성됨을 보인다.
상기와 같은 구성으로 상기 입력단자(2)를 통해 상기 비교기(4)의 비반전 단자에 인가된 입력전압(Vin)이 로우일 때 상기 비교기(4)의 반전단자에 입력되는 기준전압(VA) 은 전원전압(Vcc)을 제 1 저항(R1)과 제 2 저항(R2)에 의해 분압된 노드A의 전압으로 한다. 상기 노드 A의 전압(VA)을 기준전압으로 하는 것에 대한 관계식은 다음식 (1)과 같다.
그리고, 점차 상기 입력전압(Vin)이 증가함에 따라 입력전압이 상기 식(1)에 나타낸 기준전압(VA)보다 커지는 점에서 출력은 하이(High)가 되며, 상기 비교기(4)출력의 피드백 신호에 의해 응답하는 상기 제 1 트랜지스터(Q1)가 도통된다. 이에 따라 상기 노드 A의 전압(VA)은 제 1 트랜지스터(Q1)의 콜렉터-에미터간의 포화전압(VCE, Ssat)과 제 3 저항(R3)에 걸리는 전압(VR3)의 합으로 변하게 된다.
상기 제 1 트랜지스터(Q1)가 이상적이어서 상기 콜렉터-에미터간의 포화전압(VCE, Ssat)이 0이라 하면, 이 때의 기준전압(VA)에 대한 관계식은 다음식 (2)와 같다.
마찬가지로, 상기 입력전압(Vin)이 하이에서 로우 상태로 바뀌게 되면 출력(Vout)은 로우가 되고, 비교기(4)의 출력에서 피드백 되는 신호에 의해 상기 제 1 트랜지스터(Q1)가 차단되므로, 상기 식(2)에 나타낸 기준전압(VA)은 상기 식(1)과 같은 전위로 상승하게 된다.
이와 같이, 출력이 기준전압(VA)의 변화에 기인하여 히스테리시스(Hysterisis) 특성을 가지게 되며, 로우에서 하이로 상승하는 점의 입력전압 VH. 하이에서 로우로 하강하는 점의 입력전압을 VL할 때, 이 두 전압의 차가 히스테리시스의 크기가 된다. 그러한 히스테리시스의 크기에 대한 관계식은 다음식 (3)과 같다.
위와 같은 히스테리시스 특성을 이용하여 입력전압에 관계없이 빠른 출력응답을 순식간에 얻을 수가 있다.
여기에서, 이상적인 트랜지스터라는 가정하에 트랜지스터(Q1)의 콜렉터-에미터간 전압(VCE,Ssat)을 무시하고, 상기 식 (1), (2), (3)을 세웠다. 하지만 실제적으로 트랜지스터의 콜렉터-에미터간 전압(VCESsat)은 OV가 아니며, 정확한 예측이 불가능한 값으로써 공정산포에 의해 그 값이 달라질 수 있으므로, 정확한 제어가 어려울 뿐만 아니라 회로 설계시 히스테리시스의 크기를 정밀하게 설계할 수 없다는 문제점이 발생한다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 공정산포의 영향을 덜 받으며 히스테리시스의 크기를 정밀하게 제어할 수 있는 비교기를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 비교기는 제1입력단에 입력되는 입력전압과 제 2 입력단에 입력되는 기준전압의 차를 증폭한 차동증폭신호를 출력하는 차동증폭수단; 전원전압과 상기 제 2 입력단 사이에 결합된 적어도 하나이상의 전류원을 포함하고, 상기 차동증폭신호에 응답하여 상기 전류원들의 전류공급량을 조절함으로써, 입력전압 레벨에 상반되는 기준전압을 발생하는 기준전압 발생부; 및 상기 차동증폭수단의 차동증폭신호를 버퍼링하여 출력하는 출력수단을 구비하는 것을 특징으로 한다.
제1도는 종래의 비교기 회로도.
제2도는 본 발명에 따른 비교기 회로의 상세 회로도.
제3도는 본 발명에 따른 비교기 회로의 시뮬에이션 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 3 정전류원 100 : 차동증폭부
100a : 제 1 입력단 100b : 제 2 입력단
200 : 기준전압 발생부 222 : 제 1 정전류원
224 : 제 2정전류원 300 : 출력부
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
제2도는 본 발명에 따른 비교기 회로도로서, 도시된 바와 같이, 제 1 입력단(100a)에 입력되는 입력전압(Vin)과 제2 입력단(100b)에 입력되는 기준전압(VA)의 차를 증폭한 차동증폭신호를 출력하는 차동증폭부(100)와, 전원전압(Vcc)과 제 2 입력단(100b) 사이에 결합된 적어도 하나이상의 전류원(222,224)을 포함하고, 상기 차동증폭신호에 응답하여 전류원들(222,224)의 전류 공급량을 조절함으로써, 입력전압 레벨에 상반되는 기준전압을 발생하는 기준전압 발생부(200)와, 차동증폭부(100)의 차동증폭신호를 버퍼링하여 출력하는 출력부(300)로 구성된다.
상기 차동증폭부(100)는 전원전압(Vcc)에 일측단이 결합되고 일정한 제 1 전류(11)를 공급하는 제 1 정류원(10)과, 제 1 정전류원(10)의 타측단에 에미터가 공통 결합되고, 베이스를 통해 입력전압(Vin)과 기준전압(VA)을 각각 입력받는 제 1 및 제 2 트랜지스터(Q1,Q2)와, 제 1 및 제 2 트랜지스터(Q1,Q2)의 콜렉터에 콜렉터가 각각 결합되고 접지에 에미터가 각각 결합되어 전류미러를 형성하는 제 3 및 제 4 트랜지스터(Q3,Q4)로 구성되고, 제 1 트랜지스터(Q1)의 콜렉터와 제 3 트랜지스터(Q3)의 콜렉터가 접속된 출력단에서 입력전압(Vin)과 기준전압(VA)과의 차에 따른 상기 차동증폭신호를 출력한다.
상기 제 1 및 제 2 트랜지스터(Q1,Q2)는 P형 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터(Q3, Q4)는 N형 트랜지스터이다.
상기 기준전압 발생부(200)는 전원전압(Vcc)에 일측단이 결합되어 일정한 제 2 정전류(I2)를 공급하는 제 2 정전류원(222)과, 전원전압(Vcc)에 제 2 입력단(100a)사이에 결합되어 일정한 제 3 정전류(I3)를 공급하는 제 3 정전류원(224)과, 제 2 정전류원(222)과 제 2 입력단(100b)사이에 결합된 역전류 방지용 다이오드(D1)와, 제 2 입력단(100b)과 접지사이에 결합된 제 1 저항(R1)과, 제 2 정전류원(222)의 타측단과 접지사이에 결합되고 차동증폭부(100)의 출력전류에 응답하여 제 2 정전류(I2)의 전류통로를 형성하는 제 5 트랜지스터(Q5)와, 차동증폭부(100)의 출력단과 제 5 트랜지스터(Q5)의 베이스에 결합된 전류제한용 저항(R2)으로 구성된다. 상기 제 5 트랜지스터(Q5)는 N형 트랜지스터이다.
상기 출력부(300)는 전원전압(Vcc)에 일측단이 결합된 제 3 저항(R3)과, 제 3 저항(R3)의 타측단에 콜렉터가 결합되고, 접지에 에미터가 결합된 제 6 트랜지스터(Q6)와, 제 6 트랜지스터(Q6)의 콜렉터에 베이스가 결합되고, 전원전압(Vcc)에 에미터가 결합된 제 7 트랜지스터(Q7)와, 제 7 트랜지스터(Q7)의 에미터와 접지사이에 결합된 제 4 저항(R4)으로 구성된다.
상기 제 6 트랜지스터(Q6)는 N형 트랜지스터이고, 상기 제 7 트랜지스터(Q7)는 P형 트랜지스터이다.
이와 같이 구성된 바람직한 실시예에 대하여 입력전압(Vin)을 로우에서 하이로, 다시 하이에서 로우로 가변시키면서 회로의 작용 및 효과를 살펴보면 다음과 같다.
먼저, 차동증폭부(100)에서는 제 1 입력단(100a)을 통해 인가되는 입력전압(Vin)이 로우 상태를 유지하고 있을 때, 제 1 및 제 2 트랜지스터(Q1,Q2)의 베이스전위가 비교되고, 그 비교결과로 더 낮은 전위의 제 2 트랜지스터(Q2)가 턴온되며, 이에 따라 제 1 정전류원(10)으로부터 공급되는 정전류(I1) 전량이 제 2 트랜지스터(Q2)로 흐르게 된다. 그러면, 다이오드 연결형인 제 4 트랜지스터(Q4)는 제 2 트랜지스터(Q2)를 통해 공급되는 전류에 의해 바이어스되어 일정한 전류를 접지측으로 흐르게 된다.
이때, 제 1 트랜지스터(Q1)가 턴 오프(Turn-off) 상태에 있으므로, 제 4 트랜지스터(Q4)와 전류미러를 형성하는 제 3 트랜지스터(Q3)는 포화(Saturation) 상태에 빠지게 되며, 이에 따라 차동증폭부(100)의 출력단의 전위는 로우 레벨로 떨어지게 된다.
기준전압 발생부(200)에서는 차동증폭부(100)의 로우 레벨의 출력신호에 응답하여 제 5 트랜지스터(Q5)가 턴 오프된다. 이에 따라 제 2 정전류원(222)에 의해 공급되는 제 2 정전류(I2)는 다이오드(D)를 경유하여 제 2 저항(R1)으로 흐르게 되고, 이와 동시에 제 3 정전류원(224)에 의해 공급되는 제 3 정전류(I3)도 제 1 저항(R1)으로 흐르게 된다. 결국 상기 제 1 저항(R1)에 흐르는 전류는 제 2 정전류(I2)와 제 3 정전류(I3)의 합이 되고, 이 때의 노드 A에서의 기준전압(VA)은 다음식 (4)와 같게 된다.
한편, 출력부(300)에서는 로우 레벨의 차동증폭신호에 의해 트랜지스터(Q6)와 트랜지스터(Q7)가 순차적으로 턴오프되므로, 출력(Vout)은 로우 상태를 유지하게 된다.
다음, 상기 입력전압(Vin)이 점차 증가하여 상기 식(4)에 나타낸 기준전압(VA1)보다 커지게 되면, 제 2 트랜지스터(Q2)는 턴오프되며, 제 1 정전류(I1) 전량이 제 1 트랜지스터(Q1)로 흐르게 된다.
상기 제 3 정전류(I3)는 기준전압 발생부(200)의 제 5 트랜지스터(Q5)와 출력부(300)의 제 6 트랜지스터(Q6)의 베이스에 주입되므로, 제 5 및 제 6 트랜지스터(Q5,Q6)가 턴온된다.
상기 출력부(300)의 제 6 트랜지스터(Q6)가 턴온되면, 순차적으로 제 7 트랜지스터(Q7)가 턴온되므로, 출력(Vout)은 하이가 된다.
상술한 바와 같이 입력전압(Vin)이 로우에서 하이로 가변될 때, 출력이 로우상태에서 하이 상태로 변하는 점의 입력전압(Vin)을 VH라 하면 관계식은 다음식 (5)와 같다.
또한, 상기 제 5 트랜지스터(Q5)가 턴온됨에 따라 제 2 정전류(I2)는 제 5 트랜지스터(Q5)를 통해 접지로 빠져나가게 되고, 제 1 저항(R1)에는 제 3 정전류(I3)만 흐르게 된다. 이 때의 노드 A에서의 기준전압(VA)은 다음식 (6)과 같다.
입력전압(Vin)이 하이 상태를 유지하는 한 상기 식(6)에 나타낸 기준전압(VA)으로 인해 제 1 트랜지스터(Q1)는 계속 턴온 상태를 유지하므로 제 1 정전류(I1)가 계속하여 제 5 및 제 6 트랜지스터(Q5,Q6)에 주입되고, 출력(Vout)은 하이상태를 유지하게 된다.
이와같이, 출력이 하이인 상태에서 입력전압(Vin)을 하이에서 로우 레벨로 가변하면, 입력전압(Vin)이 점차 떨어지다가 상기 식(6)에 나타낸 기준전압(Vref)이하로 떨어지는 점에서 상기 제 2 트랜지스터(Q2)가 턴온되고, 차동증폭부(100)의 출력단 전위는 로우가 되어 결국 출력(Vout)은 로우 상태가 된다. 출력(Vout)이 하이에서 로우 상태로 떨어지는 점의 입력전압(Vin)을 VL이라 하면, VL은 다음식(7)과 같다.
제3도는 본 발명에 따른 비교기 회로의 시뮬레이선 파형도로서. 도시된 바와 같이 비교기 회로의 출력이 입력전압의 크기에 따라 히스테리시스 특성을 가지게 됨을 나타낸다. 히스테리시스의 크기는 출력 상태가 변화는 점에서의 두 입력전압(VL,VH)의 전압차로 나타내는 바, 다음식 (8)과 같다.
상기 (8)식에서 나타낸 바와 같이, 히스테리시스의 크기는 제 2 정전류(I2) 또는 제 1저항(R1)의 값에 의해 결정된다.
따라서, 상술한 바와 같이, 본 발명에서는 공정산포의 영향을 받지 않고 설계가 용이하며, 정전류 또는 저항의 값을 조정하여 히스테리시스의 크기를 정확하게 제어할 수 있다.
Claims (4)
- 제 1 입력단에 입력되는 입력전압과 제 2 입력단에 입력되는 기준전압의 차를 증폭한 차동증폭신호를 출력하는 차동증폭수단; 전원전압과 상기 제 2 입력단 사이에 결합된 적어도 하나이상의 전류원을 포함하고, 상기 차동증폭신호에 응답하여 상기 전류원들의 전류공급량을 조절함으로서, 입력전압 레벨에 상반되는 기준전압을 발생하는 기준전압 발생부; 및 상기 차동증폭수단의 차동증폭신호를 버퍼링하여 출력하는 출력수단을 구비하는 것을 특징으로 하는 히스테리시스의 크기를 제어할 수 있는 비교기 회로.
- 제1항에 있어서, 상기 차동증폭수단은 전원전압에 일측단이 결합되고 일정한 제 1 정전류를 공급하는 제 1 정류원과, 상기 제 1 정전류원의 타측단에 에미터가 공통 결합되고, 베이스를 통해 상기 기준전압과 상기 입력전압을 각각 입력받는 제 1 및 제 2 트랜지스터와, 상기 제 1 및 제 2 트랜지스터의 콜렉터에 콜렉터가 각각 결합되고 접지에 에미터가 각각 결합되어 전류미러를 형성하는 제 3 및 제 4 트랜지스터로 구성되고, 상기 제 1 트랜지스터의 콜렉터와 상기 제 3 트랜지스터의 콜렉터가 접속된 출력단에서 상기 입력전압과 기준전압과의 차에 따른 상기 차동증폭신호를 출력하는 것을 특징으로 하는 히스테리시스의 크기를 제어할 수 있는 비교기 회로.
- 제1항에 있어서 상기 기준전압 발생수단은 전원전압에 일측단이 결합되어 일정한 제 2 정전류를 공급하는 제 2 정전류원과, 전원전압과 제 2 입력단사이에 결합되어 일정한 제 3 정전류를 공급하는 제 3 정전류원과, 상기 제 1 정전류원과 상기 제 2 입력단 사이에 결합된 역전류 방지용 다이오드와, 상기 제 2 입력단과 접지사이에 결합된 제 1 저항과, 상기 제 1 정전류원의 타측단과 접지사이에 결합되고 상기 차동증폭수단의 차동증폭신호에 응답하여 상기 제 1 정전류의 전류통로를 형성하는 제 5 트랜지스터와, 상기 차동증폭수단의 출력단과 상기 제 5 트랜지스터의 베이스에 결합된 전류제한용 저항으로 구성되는 것을 특징으로 하는 히스테리시스의 크기를 제어할 수 있는 비교기 회로.
- 제1항에 있어서, 상기 출력수단은 상기 전원전압에 일측단이 결합된 제 3 저항과, 제 3 저항의 타측단에 콜렉터가 결합되고, 접지에 에미터가 결합된 제 6 트랜지스터와, 상기 제 6 트랜지스터의 콜렉터에 베이스가 결합되고, 상기 전원전압에 에미터가 결합된 제 7 트랜지스터와, 상기 제 7 트랜지스터의 에미터와 접지사이에 결합된 제 4 저항으로 구성되는 것을 특징으로 하는 히스테리시스의 크기를 제어할 수 있는 비교기 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053378A KR0177997B1 (ko) | 1995-12-21 | 1995-12-21 | 히스테리시스의 크기를 제어할 수 있는 비교기 회로 |
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| KR1019950053378A KR0177997B1 (ko) | 1995-12-21 | 1995-12-21 | 히스테리시스의 크기를 제어할 수 있는 비교기 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970055373A KR970055373A (ko) | 1997-07-31 |
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| KR1019950053378A KR0177997B1 (ko) | 1995-12-21 | 1995-12-21 | 히스테리시스의 크기를 제어할 수 있는 비교기 회로 |
Country Status (1)
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| KR (1) | KR0177997B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100873287B1 (ko) * | 2002-02-26 | 2008-12-11 | 매그나칩 반도체 유한회사 | 히스테리시스 특성을 가지는 비교기 |
-
1995
- 1995-12-21 KR KR1019950053378A patent/KR0177997B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100873287B1 (ko) * | 2002-02-26 | 2008-12-11 | 매그나칩 반도체 유한회사 | 히스테리시스 특성을 가지는 비교기 |
Also Published As
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|---|---|
| KR970055373A (ko) | 1997-07-31 |
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