KR0177396B1 - Flattening method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 디바이스의 표면 평탄화 방법으로서, 평탄화할 기판의 표면에 연마 공정 정지층을 형성하는 단계, 상기 정지층의 상에 하부 평탄화층을 형성하는 단계, 상기 하부 평탄화층 위에 상부 평탄화층을 형성하는 단계, 상기 상부 평탄화층과 하부 평탄화층을 화학기계적연마 방법으로 계속적으로 연마하여 상기 정지층이 노출되면 연마 공정을 종료하는 단계로 이루어진다.The present invention provides a method of planarizing a surface of a semiconductor device, comprising: forming a polishing process stop layer on a surface of a substrate to be planarized, forming a bottom planarization layer on the stop layer, and forming an upper planarization layer on the bottom planarization layer And polishing the upper planarization layer and the lower planarization layer continuously by chemical mechanical polishing to terminate the polishing process when the stop layer is exposed.
상기에서 정지층을 실리콘 옥사이드로 형성하고, 상기 하부 평탄화층을 상기 정지층과 상기 상부 평탄화층에 비하여 연마율이 높은 물질로 형성한다.The stop layer is formed of silicon oxide, and the lower planarization layer is formed of a material having a higher polishing rate than the stop layer and the upper planarization layer.
또 하나의 구성은 평탄화할 기판의 표면에 하부 평탄화층을 형성하는 단계, 상기 하부 평탄화층 상에 상기 하부 평탄화층과 연마율이 다른 상부 평탄화층을 형성하는 단계, 상기 상부 평탄화층과 하부 평탄화층을 화학기계적연마 방법으로 계속적으로 연마하여 하부 평탄화층이 소정 부분 제거될 때 연마 공정을 종료하는 단계를 포함하여 이루어진다.Another configuration includes forming a lower planarization layer on a surface of a substrate to be planarized, forming an upper planarization layer having a different polishing rate from the lower planarization layer on the lower planarization layer, and the upper and lower planarization layers. The polishing step was continuously polished by a chemical mechanical polishing method to terminate the polishing process when the lower planarization layer was partially removed.
Description
제1도는 반도체 디바이스의 표면을 평탄화하는 종래의 방법을 설명하기 위한 일부 단면도.1 is a partial cross-sectional view illustrating a conventional method of planarizing the surface of a semiconductor device.
제2도는 반도체 디바이스의 표면을 평탄화하는 본 발명의 일 실시예를 설명하기 위한 일부 단면 공정도.2 is a partial cross-sectional process diagram for explaining one embodiment of the present invention for planarizing the surface of a semiconductor device.
제3도는 반도체 디바이스의 표면을 평탄화하는 본 발명의 제2실시예를 설명하기 위한 일부 단면 공정도.3 is a partial cross-sectional process diagram for explaining a second embodiment of the present invention for planarizing the surface of a semiconductor device.
본 발명은 반도체 디바이스의 표면을 평탄화하는 방법에 관한 것으로서, 특히 절연막을 평탄화하기 위하여 연마율(갈리는 율 : POLISH RATE)의 차이를 이용한 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of planarizing a surface of a semiconductor device, and more particularly to a planarization method using a difference in polishing rate (polishing rate) in order to planarize an insulating film.
반도체 소자가 고집적화되어 감에 따라 제조 방법도 복잡하여지고, 여러 가지 단위 요소들을 형성하고 나면 소자의 표면도 많은 굴곡을 가지게 된다.As semiconductor devices are highly integrated, the manufacturing method becomes complicated, and after forming various unit elements, the surface of the device also has many curvatures.
그래서 반도체 표면을 평탄화시키는 공정이 필요하게 되었는데, 이러한 평탄화 방법 중에 화학기계적연마(CMP : CHEMICAL MECHANICAL POLISHING) 방법이 제안되고 있다.Therefore, there is a need for a process for planarizing the semiconductor surface. Among these planarization methods, a chemical mechanical polishing (CMP) method has been proposed.
이 화학기계적연마 방법은 웨이퍼의 표면을 화학적 및 기계적으로 연마하여 평탄하게 될 때까지 표면을 갈아내는 것이다.This method of chemical mechanical polishing involves grinding the surface of the wafer chemically and mechanically until the surface is flattened.
즉, 먼저 기판에 필요한 회로 요소들을 다양한 공정을 통하여 반도체기판에 형성한다. 일예로, 기판(1)에 필드산화막(2)을 형성하고, 트렌치를 판 후 여러 층의 필요한 얇은 막들(3,4,5)을 형성하고, 폴리실리콘층(6)을 두껍게 형성하는데, 이렇게 되면 제1도의 (a)와 같이 트렌치가 충진되고 표면에 다수의 산과 골짜기가 형성된 형태로 된다.That is, first, the circuit elements required for the substrate are formed on the semiconductor substrate through various processes. As an example, a field oxide film 2 is formed on the substrate 1, trenches are formed, and then the necessary thin films 3, 4, and 5 are formed, and the polysilicon layer 6 is thickly formed. As shown in (a) of FIG. 1, the trench is filled and a plurality of mountains and valleys are formed on the surface.
다음에는 슬러리(SLURRY)를 바른 연마포로 고속 회전시키면서 표면을 연마하여 굴곡진 표면을 깍아내어 제1도의 b와 같이 평탄화 한다.Next, while polishing the surface while rotating the slurry (SLURRY) at high speed with a polishing cloth, the curved surface is scraped off and flattened as shown in b of FIG.
화학기계적연마 방법에 관하여 미국 특허 NO : 4671851(KLAUS D. BEYER, 1985)에 종래의 기술이 설명되어 있는데, 여기서는 질화막(NITRIDE) 상에 산화막(OXIDE)이나 폴리실리콘(POLY-Si)을 형성시키고 연마(POLISHING)를 실시하여, 질화막 상의 산화막과 폴리실리콘을 제거할 때 하부의 질화막을 연마 정지막(POLISH STOP)으로 사용하는 기술이 공개되어 있다.A conventional technique is described in US Patent NO: 4671851 (KLAUS D. BEYER, 1985) regarding the chemical mechanical polishing method, in which an oxide film (OXIDE) or polysilicon (POLY-Si) is formed on a nitride film (NITRIDE), and A technique is disclosed in which a lower nitride film is used as a POLISH STOP when polishing is performed to remove an oxide film and polysilicon on a nitride film.
이러한 종래의 기술은 표면층을 연마하기 전에 표면층보다 연마율이 낮은 막을 표면층 하부에 먼저 형성시켜서 표면층을 연마할 때 하부층이 연마되지 아니하도록 하여 하부를 보호하는 방법을 사용한다.This conventional technique uses a method of protecting the lower part by forming a film having a lower polishing rate than the surface layer first under the surface layer before polishing the surface layer so that the lower layer is not polished when the surface layer is polished.
그러나 이러한 종래의 화학기계적연마 방법은 표면에 상부 평탄화막만을 연마하고 연마율이 낮은 물질을 연마 정지막으로 사용하였기 때문에, 연마 시에 연마율이 낮은 물질이 없는 부분, 즉 하부에 패턴이 없는 부분이나 트렌치가 형성되어 연마율이 큰 물질이 많이 적층된 부분에는 더욱더 많은 연마가 이루어져 연마가 완료됐을때 하부 패턴의 높낮이에 따른 연마 전의 굴곡의 형태가 완전히 제거되지 못하고 일부분의 굴곡 형태는 잔류하는 문제가 생긴다.However, in the conventional chemical mechanical polishing method, since only the upper planarization film is polished on the surface and a material having a low polishing rate is used as the polishing stop film, there is no material having a low polishing rate at the time of polishing, that is, a part without a pattern at the bottom. Or trenches are formed, and a lot of materials with high polishing rate are stacked. When polishing is completed, when the polishing is completed, the form of bending before polishing due to the height of the lower pattern is not completely removed, and a portion of bending remains. Occurs.
본 발명은 종래의 화학기계적연마 방법을 이용한 표면 평탄화 방법에서 표면의 평탄화막을 화학기계적연마 방법에 의하여 평탄화할 때 연마율이 서로 다른 평탄화막을 형성한 후 화학기계적연마를 실시함으로서 연마후 평탄도를 향상시키는 방법을 제공하려는 것이다.The present invention improves the flatness after polishing by forming a planarization film having different polishing rates when the planarization film of the surface is planarized by a chemical mechanical polishing method in the conventional surface planarization method using a chemical mechanical polishing method. To provide a way to do this.
즉, 평탄화막을 상부 평탄화막과 하부 평탄화막으로 중첩하여 형성하고, 하부의 평탄화막을 상부의 평탄화막보다 연마율이 오히려 높은 물질로 형성하여 상기 상,하부의 평탄화막으로 표면을 평탄화하기 위해 화학기계적연마 공정 진행시 굴곡진 패턴의 웨이퍼 표면의 영향을 받지 않아서 평탄도를 향상시키는 방법을 제공하려는 것이다.That is, the planarization film is formed by overlapping the upper planarization film and the lower planarization film, and the lower planarization film is formed of a material having a higher polishing rate than the upper planarization film, so that the upper and lower planarization films are used to planarize the surface thereof. It is to provide a method of improving flatness without being affected by the curved surface of the wafer during the polishing process.
본 발명의 반도체 디바이스의 표면 평탄화 방법은, 평탄화할 기판의 표면에 연마 공정 정지층을 형성하는 단계, 상기 정지층 상에 하부 평탄화층을 형성하는 단계, 상기 하부 평탄화층 상에 상부 평탄화층을 형성하는 단계, 화학기계적연마 방법으로 상기 정지층이 노출되면 연마 공정을 종료하는 단계로 이루어진다.A method of planarizing a surface of a semiconductor device of the present invention includes the steps of: forming a polishing process stop layer on a surface of a substrate to be planarized, forming a bottom planarization layer on the stop layer, and forming an upper planarization layer on the bottom planarization layer And the polishing process is terminated when the stop layer is exposed by chemical mechanical polishing.
정지층을 실리콘 옥사이드로 형성하고, 하부 평탄화층은 상부 평탄화층에 비하여 연마율이 높은 물질로 형성한다.The stop layer is formed of silicon oxide, and the lower planarization layer is formed of a material having a higher polishing rate than the upper planarization layer.
본 발명의 개념을 실현하는 다른 예로서 반도체 디바이스의 표면 평탄화 방법은, 평탄화할 기판의 표면에 하부 평탄화층을 형성하는 단계, 상기 하부 평탄화층보다 연마율이 큰 상부 평탄화층을 형성하는 단계, 화학기계적연마 방법으로 상기 상부 평탄화층과 하부 평탄화층의 소정 부분까지 계속적으로 연마하여 표면이 평탄화 되었을 때 연마 공정을 종료하는 단계를 포함하여 이루어진다.In another embodiment of the present invention, a method of planarizing a surface of a semiconductor device may include forming a lower planarization layer on a surface of a substrate to be planarized, forming an upper planarization layer having a greater polishing rate than the lower planarization layer, and chemical And mechanically polishing to continuously polish to a predetermined portion of the upper planarization layer and the lower planarization layer to terminate the polishing process when the surface is planarized.
하부 평탄화층은 붕소(B)와 인(P)이 함유된 산화물인 BPSG, 붕소(B)가 함유된 산화물인 BSG, 인(P)이 함유된 산화물인 PSG, 불소(F)가 함유된 산화물 또는 SOG(SPIN ON GLASS)등과 같은 연마율이 큰물질 중에서 하나 이상을 선택하여 형성하고, 상부 평탄화층은 TEOS 등을 이용한 CVD 방법 또는 낮은 유전율을 갖는 산화물질을 이용하여 형성한다.The lower planarization layer is BPSG, an oxide containing boron (B) and phosphorus (P), BSG, an oxide containing boron (B), PSG, an oxide containing phosphorus (P), and an oxide containing fluorine (F). Alternatively, one or more materials having a high removal rate such as SOG (SPIN ON GLASS) may be selected and formed, and the upper planarization layer may be formed using a CVD method using TEOS or an oxide having a low dielectric constant.
연마 공정은 평탄화층 내에 첨가된 이온을 연마 공정 중 검출하여 공정의 중단 여부를 결정하고, 연마 공정은 아교질의 실리카를 함유한 연마제와, KOH 등을 함유한 슬러리를 이용하여, 하부 평탄화층이 상부 평탄화층에 비해 연마율이 약 1.5배 내지 2.5배 정도로 높도록 하여 연마한다.The polishing process detects ions added in the planarization layer during the polishing process to determine whether the process is stopped. The polishing process uses an abrasive containing gelatinous silica and a slurry containing KOH, and the lower planarization layer is The polishing rate is about 1.5 to 2.5 times higher than that of the planarization layer.
제2도는 본 발명의 일 실시예로서 그 공정별 단면도를 나타낸다.2 is a cross-sectional view of each process as an embodiment of the present invention.
이 예에서의 평탄화 방법은, 먼저 제2도의 a에 보인 바와 같이, 기판(21)위에 알루미늄(Al)이나 구리(Cu), 폴리실리콘(POLY-Si) 또는 실리사이드(SILICIDE) 등의 도전체 층을 형성하고, 사진 식각 작업에 의하여 배선(22)을 형성한다.In this example, the planarization method includes a conductor layer such as aluminum (Al), copper (Cu), polysilicon (POLY-Si), or silicide (SILICIDE) on the substrate 21, as shown in FIG. And wiring 22 are formed by photolithography.
이어서 제2도의 b에 보인 바와 같이, 이미 형성된 배선을 절연하기 위하여 제1절연막(23)을 산화 물질로 형성한다.Subsequently, as shown in b of FIG. 2, the first insulating film 23 is formed of an oxidizing material to insulate the already formed wiring.
이때 산화 물질로는 TEOS 등을 이용한 CVD(CHEMICAL VAPOR DEPOSITION) 방법이나, 낮은 유전율을 갖는 산화 물질을 이용하여 형성한다. 이때 제1절연막의 두께는 최종 절연막의 두께에 대응하는 두께로 형성하면 된다.In this case, the oxidizing material is formed using a CVD (CHEMICAL VAPOR DEPOSITION) method using TEOS, or an oxidizing material having a low dielectric constant. In this case, the thickness of the first insulating film may be formed to correspond to the thickness of the final insulating film.
그리고 제2도의 c에 보인 바와 같이, 제1절연막(23) 위에 평탄화막의 하부층으로서 제2절연막(24)을 형성한다. 이때 제2절연막(24)은 제1절연막에 비하여 연마되는 비율(연마율이라 한다)이 높은 물질로서 붕소(B)와 인(P)이 함유된 산화물인 BPSG, 붕소(B)가 함유된 산화물인 BSG, 인(P)이 함유된 산화물인 PSG, 불소(F)가 함유된 산화 물질 또는 SOG 등으로 형성한다.As shown in c of FIG. 2, a second insulating film 24 is formed on the first insulating film 23 as a lower layer of the planarization film. At this time, the second insulating film 24 is a material having a higher rate of polishing (called a polishing rate) than the first insulating film, and an oxide containing boron (B) and phosphorus (P), an oxide containing BPSG and boron (B). It is formed from phosphorus BSG, phosphorus (P) -containing oxide PSG, fluorine (F) -containing oxidizing material or SOG.
이어서 제2도의 d에 보인 바와 같이, 제2절연막(24) 위에 평탄화막의 상부층으로서 제3절연막(25)을 형성한다. 이때 상기 제3절연막(25)은 상기 제2절연막(24)보다 연마율이 낮도록 제1절연막(23)과 같은 물질 및 같은 방법으로 형성할 수 있다.Subsequently, as shown in d in FIG. 2, a third insulating film 25 is formed on the second insulating film 24 as an upper layer of the planarization film. In this case, the third insulating layer 25 may be formed of the same material and the same method as the first insulating layer 23 so that the polishing rate is lower than that of the second insulating layer 24.
이렇게 형성된 상,하부의 평탄화막인 제3절연막과 제2절연막을 CMP 방법으로 연마한다.The third and second insulating films, which are the top and bottom planarization films thus formed, are polished by the CMP method.
연마 공정은 아교질의 실리카(COLLOIDAL SILICA)를 함유한 연마제와, KOH 등을 함유한 슬러리(SLURRY)에 의해 이루어지며 페하(PH)는 약 7∼12정도로 한다. 이때 BPSG와 같은 제2절연막은 산화막인 제1절연막 및 제3절연막에 비해 연마율이 약 1.5 : 1 내지 2.5 : 1로 높도록 하여 연마가 빨리 되도록 한다.The polishing step is made of a slurry containing colloidal silica and a slurry containing KOH and the like, and the pH is about 7-12. At this time, the second insulating film such as BPSG has a higher polishing rate of about 1.5: 1 to 2.5: 1 than the first insulating film and the third insulating film, which are oxide films, so that the polishing is faster.
이렇게 하면 제2도의 e에서 보인 바와 같이, 패턴의 높은 부위 a와 낮은 부위 b가 동시에 갈아져서, 제3절연막의 높은 부위가 먼저 제거되어 제2절연막(24)이 드러날 때 제3절연막의 낮은 부위는 높은 부위 a에 비하여 표면이 낮으므로 덜 갈려 나가서 도면 부호 25'로 가리킨 바와 같이 조금 남아 있게 된다.This causes the high portion a and the low portion b of the pattern to be ground at the same time as shown in e of FIG. 2 so that the high portion of the third insulating film is removed first and the low portion of the third insulating film is exposed when the second insulating film 24 is exposed. Since the surface is lower than the high region a, it is less ground and remains slightly as indicated by reference numeral 25 '.
계속하여 연마하여 나가면, 제2절연막(24)의 높은 부위 a는 제3절연막의 잔류 부분(25')에 비하여 연마율이 빠르므로 보다 많이 갈려 나간다. 이렇게 계속 연마를 하여 나가다가 제1절연막(23)의 상부가 노출되면 공정을 완료한다.If the polishing is continued, the high portion a of the second insulating film 24 is ground more because the polishing rate is faster than that of the remaining portion 25 'of the third insulating film. After the polishing is continued, the process is completed when the upper portion of the first insulating layer 23 is exposed.
그래서 최종적으로 연마를 종료하였을 때는 제2도의 f에 보인 바와 같이, 높은 부위 a의 제3절연막과 제2절연막은 갈려서 제거되고, 낮은 부위 b의 제3절연막(25)과 제2절연막(24')만 남아서 평탄화 표면을 얻게 된다.Therefore, when polishing is finally finished, as shown in f of FIG. 2, the third insulating film and the second insulating film of the high portion a are ground and removed, and the third insulating film 25 and the second insulating film 24 'of the low portion b are removed. ) Remains to obtain a flattening surface.
연마 공정의 종료는 연마에 의해 제거되는 제2절연막의 불순물을 검출함으로서 공정의 완료 여부를 판단할 수 있어서 막의 두께를 쉽게 조절할 수 있다.The completion of the polishing process can determine whether the process is completed by detecting impurities in the second insulating film removed by polishing, so that the thickness of the film can be easily adjusted.
제3도는 본 발명의 제2실시예를 설명하기 위한 제조 공정별 단면도이다.3 is a cross-sectional view of each manufacturing process for explaining the second embodiment of the present invention.
이 방법은, 먼저 제3도의 a에 보인 바와 같이, 기판(31)위에 알루미늄(Al), 구리(Cu), 폴리실리콘(POLY-Si) 또는 실리사이드(SILICIDE) 등의 도전체층을 형성하고, 사진 식각 작업에 의하여 배선(32)을 형성한다.This method first forms a conductor layer such as aluminum (Al), copper (Cu), polysilicon (POLY-Si) or silicide (SILICIDE) on the substrate 31, as shown in a of FIG. The wiring 32 is formed by an etching operation.
이어서 제3도의 b에 보인 바와 같이, 이 배선을 절연하기 위하고 아울러 하부 평탄화막으로서 제1절연막(33)을 산화 물질로 형성한다.Subsequently, as shown in b of FIG. 3, the first insulating film 33 is formed of an oxidized material to insulate the wiring and as a lower planarization film.
이때 제1절연막은 다음에 형성할 제2절연막에 비하여 연마율이 높게 되도록 붕소(B)와 인(P)이 함유된 산화물인 BPSG, 붕소(B)가 함유된 산화물인 BSG, 인(P)이 함유된 산화물인 PSG 또는 불소(F)가 함유된 산화물 등으로 형성한다. 그리고 제1절연막의 두께는 상부 절연막의 두께와 연마되어 갈려 나갈 두께를 고려하여 두껍게 형성한다.At this time, the first insulating film is BPSG, an oxide containing boron (B) and phosphorus (P), and BSG, phosphorus (P), an oxide containing boron (B), so that the polishing rate is higher than that of the second insulating film to be formed next. It is formed of an oxide containing PSG or fluorine (F), which is the oxide. In addition, the thickness of the first insulating layer is formed in consideration of the thickness of the upper insulating layer and the thickness to be ground and polished.
그리고 제3도의 c에 보인 바와 같이, 제1절연막(33) 위에 상부 평탄화막으로서 제2절연막(34)을 산화 물질로 형성한다.As shown in c of FIG. 3, a second insulating film 34 is formed of an oxidized material on the first insulating film 33 as an upper planarization film.
이때 산화 물질은 TEOS 등을 이용한 CVD 방법이나, 높은 밀도의 플라즈마 등에 의한 콘포멀한 산화막(CONFORMAL OXIDE)을 형성하거나, 낮은 유전율을 갖는 산화막을 형성한다.At this time, the oxidizing material forms a conformal oxide film (CONFORMAL OXIDE) by a CVD method using TEOS, a high density plasma, or the like, or forms an oxide film having a low dielectric constant.
이어서 하부 및 상부의 평탄화막(33,34)이 형성된 기판의 표면을 CMP 방법에 의하여 평탄화막인 제2절연막과 제1절연막을 연마하여 갈아낸다. 연마 공정은 아교질의 실리카를 함유한 연마제와, KOH 등을 함유한 슬러리에 의해 이루어지며 페하(PH)는 약 7∼12 정도로 한다. 이때 BPSG와 같은 제1절연막은 산화막인 제2절연막에 비해 연마율이 약 1.5 : 1 내지 2.5 : 1로 높도록하여 연마가 빨리 되도록 한다.Subsequently, the surface of the substrate on which the lower and upper planarization films 33 and 34 are formed is ground by grinding the second insulating film and the first insulating film, which are planarization films, by the CMP method. The polishing process consists of a slurry containing gelatinous silica and a slurry containing KOH and the like, and the pH is about 7-12. At this time, the first insulating film such as BPSG has a higher polishing rate of about 1.5: 1 to 2.5: 1 than the second insulating film, which is an oxide film, so that polishing is faster.
이렇게 연마하여 연마를 완료하면 제3도의 d에서 보인 바와 같이 된다.When polishing is completed in this manner, the polishing is as shown in d in FIG.
이때의 연마 과정은 패턴의 높은 부위와 낮은 부위가 동시에 갈아지기 시작하여 제2절연막의 높은 부위가 먼저 전부 제거되어 제1절연막이 드러날 때 제2절연막의 낮은 부위는 조금 남아 있게 되고 계속하여 연마하여 나가면 제1절연막의 높은 부위가 제2절연막의 잔류 부분에 비하여 연마율이 빠르므로 보다 많이 갈려 나가서 소정의 시간만큼 계속 연마를 하면 제1절연막의 잔류 부분과 제2절연막의 잔류 부분의 높이가 같아지는 위치가 발생하게 되고, 연마 공정은 이때 중지한다.In this polishing process, the high and low portions of the pattern begin to be ground at the same time. When the high portion of the second insulating layer is completely removed first, the low portion of the second insulating layer remains slightly when the first insulating layer is exposed. When it exits, the higher part of the first insulating film has a higher polishing rate than the remaining part of the second insulating film. Therefore, if it is further ground and polished for a predetermined time, the height of the remaining part of the first insulating film and the remaining part of the second insulating film are the same. A losing position occurs, and the polishing process stops at this time.
그래서 최종적으로 연마를 종료하였을 때는 제3도의 d에 보인 바와 같이, 높은 부위의 제1절연막과 낮은 부위의 제2절연막(34')이 남아서 평탄한 표면을 얻게 된다.Therefore, when polishing is finally finished, as shown in d of FIG. 3, the first insulating film in the high portion and the second insulating film 34 'in the low portion remain to obtain a flat surface.
연마 공정의 종료는 연마에 의해 제거되는 제2절연막의 불순물을 검출함으로서 공정의 완료 시점을 적의 판단할 수 있다.At the end of the polishing process, it is possible to appropriately determine the completion time of the process by detecting impurities in the second insulating film removed by polishing.
이상 설명한 바와 같은 본 발명에 의하면 종래의 CMP에 의한 평탄화 공정시 패턴의 높고 낮음에 따라 영향을 받는 결함을 해소할 수 있다. 또한 연마중 물질 내의 첨가물을 검출할 수 있게 함으로서 공정의 완료 여부를 판단할 수 있다.According to the present invention as described above, the defects affected by the high and low pattern during the conventional planarization process by CMP can be eliminated. It is also possible to determine whether the process is complete by making it possible to detect additives in the material during polishing.
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