KR0176267B1 - 반도체 메모리소자의 제조방법 - Google Patents

반도체 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 다결정실리콘과 절연물질을 소정의 두께로 번갈아 증착시켜 다층으로된 스토리지전극층 형성함으로써 기 존의 MVP나 SMVP 셀에 비해 캐패시턴스로 이용할 수 있는 유효면적이 넓기 때문에 융털의 높이가 낮아도 되며, 이에따라 배선시 단락이 감소되어 신뢰성을 향상시킬 수 있으며, 또한 단차로 인한 평탄화작업이 필요없는 등 공정을 간략화할 수 있을뿐만 아니라 상기 융털을 보호하기 위한 보호물이 필요없으며, 공정 제어가 용이하므로 생산성 및 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리소자의 제조방법
제1도는 MVP셀의 제조방법을 도시한 단면도.
제2도는 SMVP셀의 제조방법을 도시한 단면도.
제3도는 본 발명에 의한 반도체 메모리소자의 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 게이트 전극 20 : 절연막
30 : 제1콘택홀 40 : 제1다결정실리콘층
40' : 제2다결정실리콘층 40'' : 제3다결정실리콘층
50 : 제1질화막 50' : 제2질화막
60 : 군도형 식각마스크 70 : 제2콘택홀
80 : 다결정실리콘 스터드
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 캐패시턴스를 증가시킬 수 있으며, 공정제어가 용이하고 수율을 향상시킬 수 있는 반도체 메모리소자의 제조방법에 관한 것이다.
반도체 메모리장치는 디램(DRAM : Dynamic Random Access Memory)이 개발된 이래 동일 면적상에서 보다 많은 캐패시턴스를 얻기 위해 주로 소스/드레인(source/drain) 및 게이트(gate) 전극으로 구성된 트랜지스터 위에 스토리지 전극을 형성하여 그 면적을 이용하는 스택형(stack type)셀이나, 기판상에 홈을 형성하여 이 홈면적을 이용하는 트렌치형(trench type)을 중심으로 상기 스토리지 전극의 형태를 변형시키거나, 또는 유전물질을 개량시키는 방법등으로 거의 4년마다 3배정도의 집 적도를 향상시켜 왔으며, 최근에는 256메가 디램을 사용화시키기 위한 연구가 활발히 진행중이다.
특히 상기 스택형의 경우에는 스토리지 전극의 표면을 저온으로 처리하여 HSG와 같이 요철() 형태를 갖게함으로써 유효면적을 증가시키거나 상기 요철형태를 마스크로 일정깊이까지 스토리지 전극을 식각하여 유효면적을 증가시키고 있는데, 그 일예로서 1992년 Symphosium on VLSI Technology Digest of Technical Papers의 pp.12 pp.13에 개재된 Micro Villus Patterning(MVP) Technolgy for 256Mb DRAM stack Cell를 참조하여 설명하면 다음과 같다.
먼저, 제1도의 (가)에서는 반도체 기판(100) 위에 활성영역과 비활성 영역을 구분하기 위한 필드산화막(1)을 형성한 후 활성영역상에 도전물질을 도포하고 패터닝하여 게이트 전극(2)을 형성하며, 이어서 상기 게이트 전극(2)을 절연시키기 위한 게이트 절연막을 형성한 후 상기 게이트 절연막을 마스크로 적용, 상기 기판(100)상에 불순물을 주입하여 소스/드레인을 형성함으로써 트랜지스터를 완성한다.
그리고 상기 구조물들을 후속식각공정으로부터 보호하기 위해 절연물질을 도포하여 절연막을 형성한 후 상기 절연막을 선택적으로 식각하여 하부 기판을 노출시켜 콘택홀을 형성하고, 계속하여 상기 절연막 측부에는 스페이서(3)를, 상부에는 BPSG(Boro-Phospho-Silicate Glass)와 같은 절연물질을 소정의 두께로 도포하여 평탄화층(4)을 형성한다.
이어서 상기 결과물 전면에 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 도포하여 하부는 콘택홀을 통하여 소스/드레인과 연결되는 기둥형태이고 상부는 상기 평탄화층(4) 상부에 위치하도록 다결정실리콘층(5)을 형성하고, 상기 다결정실리콘층(5) 상부에 다시 산화막(6)을 형성하며, 상기 산화막(6) 상부에 포토레지스터를 도포, 노광 및 현상하여 사진식각마스크를 형성하고, 이를 적용하여 상기 산화막(6) 및 다결정실리콘층(5)을 식각한 후 상기 사진식각마스크를 제거한다.
이후 제1도의 (나)에서와 같이 상기 산화막(6) 상부에 저온으로 다결정실리콘을 성장시켜 HSG(Hemi-Spherical Grain)(7) 형성한다.
이후 제1도의 (다)에서와 같이 상기 HSG(7)를 식각마스크로 적용하여 상기 산화막(6)을 식각하고, 다시 식각된 산화막(6)을 마스크로 적용하여 상기 다결정실리콘층(5)의 상부를 소정의 깊이까지 식각함으로써 상부에 다수의 융털(villus)을 갖는 스토리지 전극(5')을 완성한다.
이후 제1도의 (라)에서와 같이 상기 산화막(6) 및 평탄화층(4)을 제거하여 상기 평탄화층(4)이 노출된 스토리지 전극(5') 상부의 하부면도 유효면적으로 이용하도록 한다.
상기와 같은 방법으로 형성된 MVP형 스택셀을 스토리지 전극 상부구조를 다수의 융털구조로 형성하여 동일면적당 캐패시터에 이용할 수 있는 유효면적을 증가시킴으로써 0.6μ㎡∼0.8μ㎡ 의 256Mb 디램에 적용하는 경우 캐패시턴스를 30fF 이상 향상시킬 수 있다.
그러나, 보다 충분한 캐패시턴스를 얻기 위해서는 융털의 수를 증가시키거나 융털의 길이를 길게 하여야 하는데, 이 경우 길이가 길어진 융털이 부러지기 쉽고, 융털을 짧게하는 대신 숫자를 늘리는 경우에는 집적도의 향상이 어려우며, 모세관 현상으로 인해 융털의 식각시 사용된 에천트(etchant)가 빠져 나오지 못하는 등 공정제어가 어려운 문제점이 있다.
그래서 1993년 International Conference on Solode State Device and Materials의 pp,886 ∼ pp.888에 개재된 A New Stacked SMVP(Surrounded Micro Villus Patterning) Cell for 256 Mega and 1Giga DRAMs에서는 이러한 문제점들을 해결하기 위하여 스토리지 전극의 융털을 벽으로 둘러싸도록 하였는데, 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제2도의 (가)에서와 같이 제1도의 (가)와 동일한 방법으로 반도체 기판(100) 위에 트랜지스터를 형성한 후 상기 트랜지스터를 후속식각공정으로 부터 보호하기 위한 절연막과, 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하고, 계속하여 상기 절연막 측부에는 스페이서(3)를, 상부에는 평탄화층(4)을 형성하며, 상기 절연막과 평탄화층(4) 사이에는 실리콘 나이트 라이드와 같은 물질을 증착시켜 식각저지층을 형성하기도 한다.
이어서, 하부는 콘택홀을 통하여 소스/드레인과 연결되는 기둥형태이고 상부는 상기 평탄화층(4) 상부에 위치하도록 다결정실리콘층(5)을 형성하고, 상기 다결정실리콘층(5) 상부에 다시 산화막(6)을 형성한 후 제1도와는 다르게 상기 산화막(6) 상부에 HSG(7)를 형성하고, 계속하여 포토레지스트를 도포, 노광 및 형상하여 사진식각마스크를(8)를 형성하며, 상기 결과물 전면에 PE(Plasma Enhanced)산화막을 200℃ 정도의 저온에서 약 500Å 정도의 두께로 도포한 후 에치백하여, 상기 사진식각마스크(8)의 측부를 둘러싸는 스페이서(9)를 형성하며, 계속하여 상기 사진식각마스크(8)와 스페이서(9)를 적용하여 인접하는 셀과 소정의 간격(S)을 유지하도록 상기 산화막(6) 및 다결정실리콘층(5)을 식각한 후 제2도의 (나)에서와 같이 상기 사진식각마스크(8)를 제거한다.
이후 제2도의 (다)에서와 같이 상기 HSG(7)와 스페이서(9)를 적용하여 상기 산화막(6)을 식각한 후 식각된 산화막(6) 적용하여 상기 다결정실리콘층(5)을 소정의 깊이로 식각함으로써 스토리지 전극(5')을 완성한다.
이후 제2도의 (라)에서와 같이 상기 스페이서(9), 산화막(6) 및 평탄화층(4)을 제거하여 완성된 SMVP셀을 위에서 일정각도로 관측한 것으로, 다수의 융털이 외측벽(5)으로 둘러싸여 보호되고 있음을 볼 수 있다.
그러나 상기와 같은 SMVP 셀의 경우에도 충분한 캐패시턴스를 융털의 길이가 길어지게 되면 융털이 손상되기 쉽고, 단차가 커져서 이로 인한 배선의 불량률이 높아져 신뢰성을 저하시키는 등 여전히 공정제어가 어렵고, 이에따라 수율이 저하되는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 다결정실리콘과 나이트 라이드를 교대로 적층하여 스토리지 전극 패턴을 형성한 후 융털을 형성함으로써 상기 여러층의 다결정실리콘으로 유효면적을 증가시켜 캐패시턴스를 향상시킬 수 있는 반도체 메모리소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리소자의 제조방법은 반도체 기판상에 게이트 전극 및 소스/드레인 영역으로 구성된 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 후속식각공정으로부터 보호하기 위한 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 식각하여 소소/드레인 영역과 상부구조물이 전기적으로 연결되도록 제1콘택홀을 형성하는 공정과, 상기 제1콘택홀 형성 후 결과물 전면에 상기 콘택홀을 통해 상기 소스/드레인 영역과 접촉하도록 도전물질을 도포하여 스토리지 전극의 하부기둥 및 최하층을 이루는 도전층을 형성하는 공정과, 상기 도전층 상부에 최상층이 도전층이 되도록 도전물질과 절연물질을 소정의 두께로 교대로 적층시켜 스토리지 전극층을 형성하는 공정과, 상기 스토리지 전극층 상부에 군도형 식각마스크를 형성하는 공정과, 상기 군도형 식각마스크가 형성된 스토리지 전극층 상부에 스토리지전극 패턴마스크를 형성하는 공정과, 상기 스토리지전극 패턴마스크를 적용하여 상기 스토리지전극층을 식각하는 공정과, 상기 스토리지 전극층의 가운데 영역을 최하층의 도전층이 노출되도록 선택적으로 식각하여 제2콘택홀을 형성하는 공정과, 도전물질로 상기 각각의 도전층을 연결시키는 공정과, 상기 군도형 식각마스크를 적용하여 상기 최하층의 도전층이 노출될때까지 상기 스토리지 전극층을 식각하는 공정을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부도면 제3도를 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리소자의 제조방법은, 먼저, 제3도의 (가)에서와 같이 반도체기판(100)의 활성영역에 도전물질을 도포하고 패터닝하여 게이트 전극(10)과 소스/드레인 영역을 포함하는 트랜지스터를 형성한 후 절연막(20)을 소정의 두께로 형성하여 상기 트랜지스터를 후속식각공정으로부터 보호한다.
이후 제3도의 (나)에서와 같이 상기 절연막(20) 상부에 식각마스크를 형성하고 이를 적용하여 하부의 반도체 기판을 노출시키도록 상기 절연막(20)을 식각하여 콘택홀(30)을 형성한다.
이후 제3도의 (다)에서와 같이 상기 콘택홀(30) 형성후 상기 콘택홀(30)을 통해 상기 소스/드레인 영역과 접촉하도록 결과물 전면에 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 도포하여 스토리지 전극의 하부기둥 및 최하층을 이루는 제1다결정실리콘층(40)을 형성한다.
이후 제3도의 (라)에서와 같이 상기 절연막(20) 상부의 제1다결정실리콘층(40)의 두께가 1000Å 정도가 되도록 식각하여 평탄화시킨다.
이후 제3도의 (마)에서와 같이 상기 제1다결정실리콘층(40) 상부에, 예를들면 분순물이 도핑된 다결정실리콘과 같은 도전물질과, 산화막이나 나이트라이드(nitride)와 같은 절연물질을 소정의 두께로 교대로 적층시켜 상기 제1다결정실리콘층(40), 제1절연층(50), 제2다결정실리콘층(40'), 제2절연층(50') 및 제3다결정실리콘층(40)으로 이루어진 스토리지 전극층(55)을 형성한 후, 상기 스토리지 전극층(55) 상부에 550℃∼580℃의 저온에서 다결정실리콘을 성장시켜 HSG로 군도형 식각마스크(60)를 형성한다.
이후 제3도의 (바)에서와 같이 상기 군도형 식각마스크(60)가 형성된 스토리지 전극층(55) 상부에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크를 형성하고 이를 적용하여 상기 스토리지 전극층(55)을 식각하여 캐패시터 영역을 정의한다.
이후 제3도의 (사)에서와 같이 상기 식각된 스토리지 전극층(55)의 가운데 부분을 상기 제1다결정실리콘층(40)의 노출되도록 식각하여 콘택홀(70)을 형성한다.
상기 콘택홀(70) 형성 공정은 캐패시터 영역만 보장된다면 제3도의 (바)공정에서 실시해도 된다.
이후 제3도의 (아)에서와 같이 상기 콘택홀(70)을 통해 각 다결정실리콘층(40, 40', 40)이 연결되도록 도전물질로서, 예를들면 다결정실리콘 스터드(STUD)(80)를 형성하고, 제3도의 (자)에서와 같이 상기 스토리지전극층(55) 상부의 군도형 식각마스크(60)를 적용하여 스토리지 전극을 제1다결정실리콘층(40)이 노출될때까지 식각함으로써 상부에 다수의 융털을 가지는 스토리지 전극을 완성한다.
이상에서와 같이 본 발명에 위하면, 다결정실리콘과 절연물질을 소정의 두께로 번갈아 증착시켜 다층으로된 스토리지 전극층을 형성함으로써 기존의 MVP나 SMVP 셀에 비해 캐패시턴스로 이용할 수 있는 유효면적이 넓기 때문에 융털의 높이가 낮아도 되며, 이에따라 배선시 단락이 감소되어 신뢰성을 향상시킬 수 있으며, 또한 단차로 인한 평탄화작업이 필요없는 등 공정을 간략화 할 수 있을뿐만 아니라 상기 융털을 보호하기위한 보호물이 필요없으며, 공정 제어가 용이하므로 생산성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 게이트 전극 및 소스/드레인 영역으로 구성된 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 후속식각공정으로부터 보호하기 위한 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 식각하여 소스/드레인 영역과 상부구조물이 전기적으로 연결되도록 제1콘택홀을 형성하는 공정과, 상기 제1콘택홀 형성 후 결과물 전면에 상기 콘택홀을 통해 상기 소스/드레인 영역과 접촉하도록 도전물질을 도포하여 스토리지 전극의 하부기둥 및 최하층을 이루는 도전층을 형성하는 공정과, 상기 도전층 상부에 최상층이 도전층이 되도록 도전물질과 절연물질을 소정의 두께로 교대로 적층시켜 스토리지 전극층을 형성하는 모든 공정과, 상기 스토리지 전극층 상부에 군도형 식각마스크를 형성하는 공정과, 상기 군도형 식각마스크가 형성된 스토리지 전극층 상부에 스토리지 전극 패턴마스크를 형성하는 공정과, 상기 스토리지전극 패턴마스크를 적용하여 상기 스토리지전극층을 식각하는 공정과, 상기 스토리지 전극층의 가운데 영역을 최하층의 도전층이 노출되도록 선택적으로 식각하여 제2콘택홀을 형성하는 공정과, 상기 제2콘택홀을 통해 각각의 도전층을 연결시키는 공정과, 상기 군도형 식각마스크를 적용하여 상기 최하층의 도전층이 노출될때까지 상기 스토리지 전극층을 식각하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  2. 제1항에 있어서, 상기 각 도전층은 두께가 1000Å 정도의 불순물이 도핑된 다결정실리콘으로 형성됨을 특징으로 하는 반도체 메모리소자의 제조방법.
  3. 제1항에 있어서, 상기 절연층은 두께가 1000Å 정도의 나이트라이드나 산화막으로 형성됨을 특징으로 하는 반도체 메모리소자의 제조방법.
  4. 제1항에 있어서, 상기 각각의 도전층을 연결시키는 공정은, 상기 제2콘택홀 형성 후 제2콘택홀에 다결정실리콘 스터드를 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제1항에 있어서, 상기 군도형 식각마스크는 550℃∼580℃의 온도에서 다결정실리콘을 도포하여 형성됨을 특징으로 하는 반도체 메모리소자의 제조방법.
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