KR0172778B1 - 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000010408 film Substances 0.000 claims abstract description 74
- 239000010409 thin film Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조방법에 있어서 ; 소정의 제1전도막 상에 절연막을 형성하는 제1단계 ; 상기 절연막의 소정부위를 전체 두께중 소정두께 식각하는 제2단계 : 상기 절연막이 식각된 부위 내부에 상기 제1전도막의 소정부위가 노출되는 콘택 홀이 형성되도록 상기 절연막을 식각하는 제3단계 : 전체구조 상부에 박막트랜지스터의 게이트용 제2전도막을 형성하는 제4단계 : 및 상기 제2전도막을 상기 절연막 표면이 드러날 때까지 에치백하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법에 관한 것으로, 게이트의 단차를 없애 채널 폴리실리콘막의 스트링거를 방지하고, 채널 폴리실리콘막 패터닝을 위한 마스크 형성 공정 마진을 증가시키고, 게이트 산화막의 부분적 특성 열화를 방지하며, 박막트랜지스터의 게이트와 하부 전도층과의 콘택이 깊기 때문에 콘택을 산화막으로 매립하는 공정이 고집적 소자에서는 필요한데, 본 발명은 그러한 공정이 필요 없어 공정의 단순화를 가져온다.
Description
제1도 내지 제3도는 종래의 바텀 게이트형 박막트랜지스터 구조 및 문제점을 나타내는 단면도.
제4a도 내지 제4e도는 본 발명의 일실시예에 따른 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조 공정도.
제5도는 본 발명의 다른 실시예에 따른 게이트형 박막트랜지스터를 구비하는 반도체 소자 단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : 전도막 42 : 평화된 산화막
43 : 제1감광막 패턴 44 : 제2감광막 패턴
45,55 : 게이트 폴리실리콘막
본 발명은 SRAM, TFT-LCD와 같이 바텀(Bottom) 게이트형 박막트랜지스터(TFT)를 구비하는 반도체 소자 제조 방법에 관한 것이다.
바텀 게이트형 박막트랜지스터는 박막트랜지스터의 게이트 상에 게이트 산화막 및 채널 폴리실리콘막이 차례로 적층된 구조를 갖는 박막트랜지스터이다.
제1도 내지 제3도를 통해 종래의 바텀 게이트형 박막트랜지스터의 제조 공정 및 문제점을 살펴본다.
제1도는 절연막(1)상에 게이트 폴리실리콘막(2)을 패터닝하고, 게이트 산화막(3), 채널 폴리실리콘막(4)을 차례로 형성한 상태의 단면도로서, 박막트랜지스터의 특성을 차례로 형성한 상태의 단면도로서, 박막트랜지스터의 특성을 좋게 하기 위해서는 채널 폴리실리콘막의 두께가 적당해야 하고, 게이트 산화막의 두께는 얇아야 한다. 때문에, 게이트 산화막의 두께는 채널 폴리실리콘막의 두께 보다 얇다.
이어서, 제2도는 채널 폴리실리콘막(4)을 패터닝한 상태의 단면도로서, 게이트 폴리실리콘막 패턴(2)두께에 의한 단차 및 과도식각을 하지 못하는 이유로 인해 게이트 폴리실리콘막 패턴(2)측벽에는 식각 잔유물인 스트링거(Stringer)가 발생한다. 즉, 게이트 산화막의 두께는 얇기 때문에 채널 폴리실리콘막을 과도식각하면 게이트 산화막이 손상되어 박막트랜지스터의 특성을 크게 저하되므로 과도식각하지 못하여 스트링거(Stringer)가 발생한다.
또한, 박막트랜지스터의 동작을 위해서는 박막트랜지스터의 게이트와 소오스 또는 드레인 사이에 적당한 크기의 전압차가 있어야 하는데, 게이트의 상부 모서리(도면의 a)의 게이트 산화막만 쉽게 손상된다. 즉, 이 부분의 특성 열화가 게이트 산화막의 다른부분보다 훨씬 빠르게 진행된다. 결국, 이 한 부분의 특성 열화로 전체 칩이 오동작하게 된다.
제3도는 상기와 같은 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조시 박막트랜지스터의 게이트 폴리실리콘막(2)을 절연막(1) 하부의 전도막(10)상에 콘택 시킨 상태를 나타낸다.
제3도는 제1도 및 제2도와 다른 방향에서의 단면도이다.
본 발명의 목적은 박막트랜지스터의 게이트를 단차 없이 형성하여 채널 폴리실리콘막의 스트링거 발생을 방지하고, 게이트 산화막의 부분적 특성 열화를 방지하는 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서 ; 소정의 제1전도막 상에 절연막을 형성하는 제1단계 ; 상기 절연막의 소정부위를 전체 두께중 소정 두께 식각하는 제2단계 ; 상기 절연막이 식각된 부위 내부에 상기 제1전도막의 소정부위가 노출되는 콘택 홀이 형성되도록 상기 절연막을 식각하는 제3단계 ; 전체구조 상부에 박막트랜지스터의 게이트용 제2전도막을 형성하는 제4단계 ; 및 상기 제2전도막을 상기 절연막 표면이 드러날 때까지 에치백하는 제5단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제4a도 내지 제5도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제4a도 내지 제4e도는 본 발명의 일실시예에 따른 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조 공정도로서, 먼저, 제4a도와 같이 반도체 소자를 구성하는 소정의 전도막(41) 상에 평탄화된 산화막(42)을 형성하고, 박막트랜지스터의 게이트 마스크인 제1감광막 패턴(43)을 형성한 상태에서, 상기 제1감광막 패턴(43)을 식각 장벽으로 산화막(42)을 전체두께중 소정 두께 식각한다.
이어서, 제4b에 도시된 바와 같이 상기 산화막(42)이 식각된 부위 내부에 콘택 홀 형성을 위한 콘택 마스크인 제2감광막 패턴(44)를 형성한다. 이때 제1감광막 패턴(43)은 노광 및 현상이 완료된 상태이기 때문에 제2감광막 패턴(44) 형성시 전혀 영향을 받지 않는다.
이어서, 제4c도와 같이 상기 제2감광막 패턴(44)을 식각장벽으로하여 전도막(41)의 표면이 드러날 때까지 산화막(42)을 식각하여 콘택홀을 형성하고, 제1 및 제2감광막 패턴(43,44)을 제거한다.
이어서, 제4d도와 같이 게이트 폴리실리콘막(45)을 증착하는데, 이때 증착되는 두께는 상부 표면이 평탄화될 때까지 증착한다.
이어서, 제4e도는 상기 산화막(42) 표면이 드러날 때까지 상기 게이트 폴리실리콘막(45)을 전면 비등방성 건식식각으로 에치백하여 게이트 패터닝을 완료한 상태로서, 게이트 패턴은 단차를 유발하지 않고 있으며, 따라서, 이후에 게이트 산화막의 부분적 특성 열화 및 채널 폴리실리콘막 스트링거의 발생을 방지한다.
본 발명의 일실시예에서 제4d도의 상태에서 폴리실리콘막의 에치백시 화학적 기계적 폴리싱(CMP)방법을 사용할 수 있으며, 이때 게이트용 폴리실리콘막의 두께는 제5도에 도시된 바와같이 폴리실리콘막(55)의 상부 표면이 가장 낮은 부위가 산화막(42)의 상부 표면 정도 두께가 될 정도까지 폴리실리콘막을 증착하는 것으로 충분하다.
이상, 상기 설명한 바와같이 이루어지는 본 발명은 게이트의 단차를 없애 채널 폴리실리콘막의 스트링거를 방지하고, 채널 폴리실리콘막 패터닝을 위한 마스크 형성 공정 마진을 증가시키고, 게이트 산화막의 부분적 특성 열화를 방지하며, 박막트랜지스터의 게이트와 하부 전도층과의 콘택이 깊기 때문에 콘택을 산화막으로 매립하는 공정이 고집적 소자에서는 필요한데, 본 발명은 그러한 공정이 필요 없어 공정의 단순화를 가져온다.
Claims (7)
- 바텀 게이트형 박막트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서 ; 소정의 제1전도막 상에 절연막을 형성하는 제1단계 ; 상기 절연막의 소정 부위를 전체 두께중 소정두께 식각하는 제2단계 ; 상기 절연막이 식각된 부위 내부에 상기 제1전도막의 소정 부위가 노출되는 콘택홀이 형성되도록 상기 절연막을 식각하는 제3단계 ; 전체 구조 상부에 박막트랜지스터의 게이트용 제2전도막을 형성하는 제4단계 ; 및 상기 제2전도막을 상기 절연막 표면이 드러날 때까지 에치백하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제2단계에서의 상기 절연막 식각은 박막트랜지스터의 게이트 마스크를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제3단계에서의 상기 절연막 식각은 박막트랜지스터의 게이트 콘택 마스크를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제4단계에서의 제2전도막은 상기 제2전도의 상부 표면이 평탄화되는 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제4단계에서의 제2전도막은 상기 제2전도의 상부 표면의 가장 낮은 부위가 상기 절연막의 상부 표면 최고 높이가 되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서, 상기 제5단계에서의 에치백은 전면 비등방성 건식식각으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항 또는 제5항에 있어서, 상기 상기 5단계에서의 에치백은 화학적 기계적 폴리싱으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034523A KR0172778B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034523A KR0172778B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024299A KR970024299A (ko) | 1997-05-30 |
| KR0172778B1 true KR0172778B1 (ko) | 1999-02-01 |
Family
ID=19429599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950034523A KR0172778B1 (ko) | 1995-10-09 | 1995-10-09 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172778B1 (ko) |
-
1995
- 1995-10-09 KR KR1019950034523A patent/KR0172778B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024299A (ko) | 1997-05-30 |
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