KR0171950B1 - Boot strap circuit for word line driving - Google Patents

Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 워드라인을 구동하기 위한 부트스트랩용 전위를 워드라인 구동기용 부트스트랩회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a bootstrap circuit for a wordline driver with a potential for bootstrap for driving a wordline.

본 발명의 워드라인 구동기용 부트스트랩회로는 워드라인을 구동하기 위하여 워드라인 구동기에 부트스트랩 전위를 공급하기 위한 부트스트랩 트랜지스터와, 상기 부트스트랩 트랜지스터의 게이트에 전하를 덤핑하기 위한 전하 펌핑회로와, 상기 부트스트랩 트랜지스터에 인가되는 전위레벨을 감지하는 고전위 레벨감지기와, 상기 고전위 레벨감지기의 전위 레벨 감지 상태에 따라 상기 전하 펌핑회로의 구동을 제어하기 위하여 펄스신호를 발생하는 링발진기로 구성된다.The bootstrap circuit for a wordline driver of the present invention includes a bootstrap transistor for supplying a bootstrap potential to a wordline driver for driving a wordline, a charge pumping circuit for dumping charge into a gate of the bootstrap transistor; A high potential level sensor for sensing a potential level applied to the bootstrap transistor, and a ring oscillator for generating a pulse signal to control the driving of the charge pumping circuit according to the potential level detection state of the high potential level sensor. .

Description

워드라인 구동기용 부트스트랩 회로Bootstrap Circuit for Wordline Driver

제1도는 종래 반도체 소자의 워드라인 구동회로도.1 is a word line driving circuit diagram of a conventional semiconductor device.

제2도는 본 발명의 일 실시예에 따른 워드라인 부트스트랩 전압발생 회로의 블록도.2 is a block diagram of a wordline bootstrap voltage generator circuit in accordance with an embodiment of the present invention.

제3도는 제2도에 도시된 부트스트랩 전압발생회로의 상세도.3 is a detailed view of the bootstrap voltage generating circuit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력라인 11 : 로오 어드레스 디코더10: input line 11: row address decoder

12 : 인버터 21 : 고전위 레벨감지기12: inverter 21: high potential level detector

22 : 링 발진기 23 : 전하 펌핑회로22 ring oscillator 23 charge pumping circuit

24 : 부트스트랩 전압드라이버24: Bootstrap Voltage Driver

N11,N21 : 부트스트래핑용 엔모스형 트랜지스터(NMOS)N11, N21: NMOS transistor for bootstrapping

N12,N22 : 풀-업용 NMOS 트랜지스터N12, N22: NMOS transistor for pull-up

N13,N23 : 풀-다운용 NMOS 트랜지스터N13, N23: NMOS transistor for pull-down

본 발명은 반도체 장치에 관한 것으로, 특히 워드라인을 구동하기 위한 부트스트랩용 전위를 워드라인 구동기용 부트스트랩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a bootstrap circuit for a wordline driver with a potential for bootstrap for driving a wordline.

통상적으로 워드라인 구동회로는 로오 디코더의 종단에 위치한 큰 사이즈의 버퍼로서, 더블 부트스트랩 방식을 채택한 NMOS형 구동기 형태를 취한다.Typically, the word line driver circuit is a large size buffer located at the end of the row decoder, and takes the form of an NMOS driver employing a double bootstrap method.

반도체소자의 내부전원을 간략하게 소개하면 제1고전위(Vpp)는 워드라인을 활성화시키기 위한 전위로서, 칩의 구동전위(Vcc, Vdd)보다 최소한 트랜지스터의 문턱전위(Vth) 이상의 높은 전위를 갖는다. 그리고 부트스트랩 전위(Vxg)는 워드라인 구동기가 엔모스형 일 경우 엔모스형 트랜지스터의 게이트를 부트스트랩시켜 풀 고전위(full Vpp)으로 워드라인을 활성화시켜야 하는데, 이 때 부트스트랩 동작에 사용되는 또 다른 엔모스형 트랜지스터의 게이트에 인가되는 전위으로, 이 전위의 레벨은 전원전위(Vcc) + 문턱전위(Vth)이어야 한다. 즉, 고전위(Vpp)와 전원전위(Vcc)의 중간값을 채택하여 부트스트랩 레벨을 상승시키는 효과가 기대된다.Briefly introducing the internal power supply of the semiconductor device, the first high potential Vpp is a potential for activating a word line and has a potential higher than the threshold potential Vth of the transistor at least higher than the driving potentials Vcc and Vdd of the chip. . If the word line driver is an NMOS type, the bootstrap potential (Vxg) is required to activate the word line at full Vpp by bootstrapping the gate of the NMOS transistor, which is used for the bootstrap operation. The potential applied to the gate of another NMOS transistor, the level of which must be the power supply potential Vcc + the threshold potential Vth. That is, the effect of raising the bootstrap level by adopting the intermediate value between the high potential Vpp and the power potential Vcc is expected.

이하 종래의 워드라인 구동회로를 제1도를 참조하여 설명한다.A conventional word line driver circuit will now be described with reference to FIG.

제1도는 종래의 반도체 소자의 워드라인 구동회로도이다.1 is a word line driver circuit diagram of a conventional semiconductor device.

종래의 워드라인 구동회로는 로오 어드레스 디코더(11)로 부터의 워드라인 구동신호를 입력하기 위한 입력라인(10)과, 선택된 워드라인을 구동하기 위하여 출력단에 제2전위 (Vcc-Vt+Vpp)의 워드라인 구동신호를 인가하기 위한 풀-업용 NMOS 트랜지스터(N12)와, 상기 제1노드(n11)와 제2노드(n12)사이에 접속되며, 로오 어드레스 디코더(11)로부터의 워드라인 구동신호를 반전하는 제1인버터(12)와, 상기 제1인버터(12)의 출력신호의 인가에 따라 구동이 제어되며, 워드라인이 동작되지 않는 프리차지 모드시 워드라인의 전위를 접지전원(Vss)으로 방전하기 위한 풀-다운용 NMOS 트랜지스터(N13)와, 제1노드(n11)로부터 입력된 워드라인 구동신호를 1차 부트스트래핑하여 제1전위(Vcc-Vt)을 가지도록 하고 상기 제1전위(Vcc-Vt)의 워드라인 구동신호를 상기 풀-업용 NMOS 트랜지스터(N12)의 게이트단자에 인가하여 풀-업용 NMOS 트랜지스터(N12)의 동작을 제어하는 부트스트래핑용 NMOS 트랜지스터(N11)를 구비하고 있다.The conventional word line driving circuit has an input line 10 for inputting a word line driving signal from the row address decoder 11 and a second potential (Vcc-Vt + Vpp) at the output terminal for driving the selected word line. A pull-up NMOS transistor N12 for applying a word line driving signal of the word line; and a word line driving signal from the row address decoder 11 connected between the first node n11 and the second node n12; The driving is controlled according to the application of the output signal of the first inverter 12 and the first inverter 12 which inverts the voltage, and the potential of the word line is supplied to the ground power supply (Vss) in the precharge mode in which the word line is not operated. The first-down bootstrapping NMOS transistor N13 and the word line driving signal input from the first node n11 are discharged to have a first potential Vcc-Vt, and the first potential (Vcc-Vt) word line drive signal to the pull-up NMOS transistor A bootstrapping NMOS transistor N11 is applied to the gate terminal of N12 to control the operation of the pull-up NMOS transistor N12.

종래의 워드라인 활성화용 전압발생회로는 제2도에 도시된 바와 같이 전원전위(Vcc)로부터 생성된 고전위의 레벨을 감지하는 제1고전위 레벨감지기(28)와, 발진기를 포함하며, 상기 제1고전위 레벨감지기(28)의 감지에 따라 고전위를 제1고전위(Vpp)로 펑핑 제어하기 위한 전하 펌펑회로(29)를 구비한다. 제1도에서 로오 어드레스 디코더(11)는 로오 어드레스를 입력받아 워드라인 구동기(N12)를 선택하고, 제1고전위(Vpp)를 워드라인 구동기(N12)에 공급한다.A conventional voltage generation circuit for word line activation includes a first high potential level detector 28 for sensing the level of the high potential generated from the power supply potential Vcc and an oscillator, as shown in FIG. A charge pumping circuit 29 for controlling the high potential to the first high potential Vpp according to the detection of the first high potential level sensor 28 is provided. In FIG. 1, the row address decoder 11 receives a row address, selects a word line driver N12, and supplies a first high potential Vpp to the word line driver N12.

이하 종래의 워드라인 구동회로의 작용을 설명하면 다음과 같다.Hereinafter, the operation of the conventional word line driver circuit will be described.

워드라인 활성화용 전압 발생회로(PX+)에서 생성한 제1고전위(Vpp)는 칩 구동전위(Vcc) 이상의 고전위를 사용한다. PX+가 고전위인 이유는 고저항을 가진 긴 폴리로 구성된 워드 라인에서 전위 손실을 벌충하고 빠른 셀 활성화 동작을 이끌어 내기 위함이다.The first high potential Vpp generated by the word line activation voltage generation circuit PX + uses a high potential higher than the chip driving potential Vcc. The reason for the high potential of PX + is to compensate for dislocation losses and to achieve fast cell activation in word lines made of long poly with high resistance.

또한 기본적으로 셀을 구성하는 패스 트랜지스터인 부트스트래핑용 NMOS 트랜지스터(N11)가 NMOS 트랜지스터이므로, 워드라인이 활성화되었을 때, 비트라인의 전위는 문턱전위(Vt)만큼 손실되는데 이 손실분을 상쇄시킬 만큼 충분한 전위이면 만족한다.In addition, since the bootstrapping NMOS transistor N11, which is basically a pass transistor constituting the cell, is an NMOS transistor, when the word line is activated, the potential of the bit line is lost by the threshold potential Vt, which is sufficient to offset this loss. If it is electric potential, it is satisfied.

따라서, 고전위(Vpp) 레벨인 PX+를 손실없이 워드라인에 전달하기 위해서 부트스트랩 노드(NB11)에는 Vpp+Vt 이상의 높은 전위가 인가되어야 한다.Therefore, in order to transfer the high potential (Vpp) level PX + to the word line without loss, a high potential of Vpp + Vt or higher must be applied to the bootstrap node NB11.

이러한 목적을 실현하기 위하여 부트스트래핑용 NMOS 트랜지스터(N11)의 게이트 바이어스 전위는 칩 구동전위(Vcc)보다 일정한 크기 α 만큼 더 큰 전위가 왜 필요한지를 알아본다.In order to realize this purpose, the reason why the gate bias potential of the bootstrapping NMOS transistor N11 is required to be larger than the chip driving potential Vcc by a predetermined magnitude α will be described.

만약 칩 구동 전위(Vcc)가 기준값 이하로 떨어지면 Vcc의 펌핑에 의하여 만들어지는 Vpp 의 레벨도 아울러 떨어지고 따라서 부트스트랩 노드(NB11)의 전위가 취약해진다.If the chip driving potential Vcc falls below the reference value, the level of Vpp generated by the pumping of Vcc also falls, and thus the potential of the bootstrap node NB11 becomes weak.

따라서 디램 동작중 워드라인이 활성화되었을 때 셀에 저장된 데이터는 느린 속도로 비트라인에 전달되고 혹은 읽기 동작을 실패할 수도 있다.Therefore, when the word line is activated during DRAM operation, data stored in the cell may be transferred to the bit line at a slow speed or the read operation may fail.

부트스트래핑용 NMOS 트랜지스터(N11)의 게이트 바이어스 전위값(Vxg)이 Vcc+α 만큼 커진다면, 제1부트스트랩 노드(NB11)의 부트스트랩 상태는 개선될 것이고, 그에 따라 읽기 동작이 빨라질 것이다. 그리고, 특히 분산된 워드라인 구동방식을 이용한 디램의 경우는 제1부트스트랩 노드(NB11)의 기생 정전용량이 작아지므로 부트스트랩 조건이 더욱 열악해져 Vcc+α의 부트스트래핑용 NMOS 트랜지스터(N11)의 게이트 바이어스 전위 사용은 필연적인 추세이다.If the gate bias potential value Vxg of the bootstrapping NMOS transistor N11 is increased by Vcc + α, the bootstrap state of the first bootstrap node NB11 will be improved, and thus the read operation will be faster. In particular, in the case of the DRAM using the distributed word line driving method, since the parasitic capacitance of the first bootstrap node NB11 is reduced, the bootstrap condition becomes worse, so that the NMOS transistor N11 for bootstrapping Vcc + α The use of gate bias potential is inevitable.

물론 부트스트래핑용 트랜지스터를 공핍형 트랜지스터를 사용하여 문턱전위(Vt) 손실을 방지하는 방법이 가장 확실하지만 제조 과정에서 추가되는 스텝은 추가 비용을 초래한다.Of course, bootstrapping transistors are the most obvious way to prevent the loss of threshold potential (Vt) using depletion transistors, but additional steps in the manufacturing process incur additional costs.

그래서 일반적으로 상기 추가되는 스텝을 피하기 위하여 Vxg와 유사한 온-칩 전압 구동기를 고안하게 되고, 쉽게 만드는 방법은 워드라인 활성화용 고전위인 Vpp로부터 이 전위를 소정 값 만큼 낮추어 Vxg을 얻는 방법이다.In general, an on-chip voltage driver similar to Vxg is generally devised to avoid the additional step, and an easy method is to obtain Vxg by lowering this potential by a predetermined value from Vpp, a high potential for wordline activation.

이러한 방법이 편리한 이유는 다음과 같다.The reason why this method is convenient is as follows.

Vxg가 Vpp와 Vcc 사이의 값에 해당되므로 그 Vpp 값을 전압 구동기에 의하여 낮춘 값을 사용하는 것이 편리하기 때문이다. 즉 Vxg는 워드라인 구동 전위인 Vpp를 같이 사용하는 셈이 된다. 다시말하면 Vxg는 Vpp 레벨에 종속된다.Since Vxg corresponds to a value between Vpp and Vcc, it is convenient to use the value lowered by the voltage driver. That is, Vxg uses Vpp, which is a word line driving potential, together. In other words, Vxg is dependent on the Vpp level.

그러나 이와 같은 경우 다음과 같은 몇 가지 문제점이 발생된다.However, in this case, some problems occur as follows.

Vpp의 전위레벨은 구동전압 Vcc에 따라서 언제든지 변할 수 있는 펌핑 결과치이고, 워드라인 엑세스 시간에 의한 최소값과 Vpp가 미치는 전계 효과에 의한 디바이스 수명을 고려한 최대값이 제한된다. 즉 Vpp 레벨 감지기는 이 기준에 의하여 만들어지는 것이다.The potential level of Vpp is a pumping result that can be changed at any time according to the driving voltage Vcc, and the maximum value considering the device lifetime due to the electric field effect of Vpp and the minimum value due to word line access time is limited. In other words, the Vpp level detector is made by this standard.

Vxg(Vcc+α)는 워드라인 활성화 레벨을 개선시켜 주는데, 만일 노드 전위 증가분 α의 값이 부트스트래핑용 NMOS 트랜지스터(N11)의 문턱 전위(Vt) 값을 넘어설 경우 부트스트랩된 부트스트랩 노드(NB11)의 전하가 부트스트래핑용 NMOS 트랜지스터(N11)를 경유하여 제1노드(N11)로 흘러 들고, 결국 부트스트랩 노드(NB11)의 전위레벨은 Vcc-Vt으로 떨어지게 되는 문제점이 있다.Vxg (Vcc + α) improves the wordline activation level. If the value of the node potential increase α exceeds the threshold potential Vt of the bootstrapping NMOS transistor N11, the bootstrap bootstrap node ( The charge of NB11 flows to the first node N11 via the bootstrapping NMOS transistor N11, so that the potential level of the bootstrap node NB11 falls to Vcc-Vt.

즉 Vxg의 전위레벨은 상기의 조건을 만족시켜야 하고, 고전위에 의한 전계 효과를 고려하여야 하고, 또한, 워드라인 활성화 속도를 고려한 최소값을 염두에 두어야 한다.That is, the potential level of Vxg should satisfy the above conditions, take into account the electric field effect due to the high potential, and keep in mind the minimum value considering the word line activation speed.

상기 조건에서 Vxg의 값이 결정되어야 한다. 즉 Vpp와 Vxg의 목적치를 정하는 기준이 상이하므로 워드라인 활성화용 Vpp로부터 Vxg를 만드는 것일 불합리하다. 왜냐하면 Vpp와 Vxg 레벨 조건들을 동시에 만족하는 레벨감지기를 설계하는데는 더 많은 시간이 소요되고 또한 정확도 측면에서 그 값의 신뢰 범위가 줄어든다.Under these conditions the value of Vxg should be determined. That is, it is unreasonable to make Vxg from Vpp for word line activation because the criteria for determining the target values of Vpp and Vxg are different. Because designing a level sensor that satisfies Vpp and Vxg level conditions simultaneously takes more time and also reduces the confidence range of the value in terms of accuracy.

또 다른 문제점은 두 개의 워드라인이 단락 되었을 경우 테스트할 때 발생한다. 만약 제1도에서 제1워드라인(w0)과 제2워드라인 (w1)이 서로 단락 되었다고 가정하자.Another problem arises when testing if two word lines are shorted. In FIG. 1, it is assumed that the first word line w0 and the second word line w1 are shorted to each other.

즉, 제1워드라인(w0)을 활성화시킬 때, 풀-업용 NMOS 트랜지스터(N2)가 구동하는 전류는 단락된 제2워드라인(w1)을 통하여 제1워드라인(w0)을 구동하는 타 풀-업용 NMOS 트랜지스터를 통하여 그라운드로 빠지게 된다.That is, when activating the first word line w0, the current driven by the pull-up NMOS transistor N2 drives the other pull driving the first word line w0 through the shorted second word line w1. The NMOS transistor is pulled up to ground.

다시 말하면 제1워드라인(w0)을 활성화시킨 상태에서 컬럼을 순차적으로 읽을 경우 그 시간동안 Vpp로부터 만들어진 Vxg 레벨로 동반하여 하강하게 된다.In other words, when the column is sequentially read while the first word line w0 is activated, the column descends with the Vxg level generated from Vpp during the time.

그 후 제2워드라인(w1)을 테스트하고, 정상적인 제3워드라인(w2) 이후의 워드라인들을 상기와 같은 방법으로 테스트를 연속적으로 수행할 경우 최소값 이하로 떨어진 Vpp 레벨은 복구되지 않은 채로 정상적인 워드라인들 까지도 읽기 실패로 처리될 가능성이 있다. 즉 Vpp와 Vxg가 복합적으로 워드라인 활성화 조건을 약화시키는 것이다.After that, when the second word line w1 is tested and the word lines after the normal third word line w2 are continuously tested in the same manner as described above, the Vpp level dropped below the minimum value is not recovered and is normally restored. Even word lines can be treated as read failures. In other words, Vpp and Vxg combine to weaken the word line activation condition.

따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위하여, 설계시간을 단축할 수 있는 워드라인을 활성화하기 위한 제1고전위와는 독립전원을 갖는 워드라인 부트스트랩용 전압 발생회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a voltage generation circuit for word line bootstrap having a power supply independent of the first high potential for activating a word line that can shorten the design time in order to solve the above problems.

상기의 목적을 달성하기 위하여 본 발명은 워드라인을 구동하기 위하여 워드라인 구동기에 부트스트랩 전위를 공급하기 위한 부트스트랩 트랜지스터와, 상기 부트스트랩 트랜지스터의 게이트에 전하를 펌핑하기 위한 전하 펌핑회로와, 상기 부트스트랩 트랜지스터에 인가되는 전위레벨을 감지하는 고전위 레벨감지기와, 상기 고전위 레벨 감지기의 전위 레벨 감지상태에 따라 상기 전하 펌핑 회로의 구동을 제어하기 위하여 펄스 신호를 발생하는 링발진기로 구성되는 것을 특징으로 하는 워드라인 구동기용 부트스트랩회로를 제공한다.In order to achieve the above object, the present invention provides a bootstrap transistor for supplying a bootstrap potential to a wordline driver for driving a wordline, a charge pumping circuit for pumping charge into a gate of the bootstrap transistor, A high potential level sensor for sensing a potential level applied to a bootstrap transistor, and a ring oscillator for generating a pulse signal to control the driving of the charge pumping circuit according to the potential level detection state of the high potential level detector. A bootstrap circuit for a word line driver is provided.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 일 실시예에 따른 워드라인 부트스트랩용 전위 발생회로이다.2 is a potential generating circuit for a word line bootstrap according to an embodiment of the present invention.

제2도에 있어서, 본 발명의 워드라인 구동기용 부트스트랩회로는 워드라인을 구동하기 위하여 워드라인 구동기(N12)에 부트스트랩 전위(Vxg)를 공급하기 위한 부트스트랩 트랜지스터(N11)와, 상기 부트스트랩 트랜지스터(N11)의 게이트에 전하를 펌핑하기 위한 전하 펌핑회로(22)와, 상기 부트스트랩 트랜지스터(N11)에 인가되는 전위레벨을 감지하는 고전위 레벨 감지기(21)와, 상기 고전위 레벨감지기(21)의 전위 레벨 감지상태에 따라 상기 전하 펌핑회로(22)의 구동을 제어하기 위하여 펄스신호를 발생하는 발진기(23)로 구성한다.In FIG. 2, the bootstrap circuit for the word line driver of the present invention includes a bootstrap transistor N11 for supplying a bootstrap potential Vxg to the word line driver N12 for driving the word line, and the boot strap circuit. A charge pumping circuit 22 for pumping charges to the gate of the strap transistor N11, a high potential level detector 21 for detecting a potential level applied to the bootstrap transistor N11, and the high potential level sensor An oscillator 23 for generating a pulse signal for controlling the driving of the charge pumping circuit 22 according to the potential level sensing state of (21).

이와 같이 구비된 본 발명의 동작을 이하에 설명한다.The operation of the present invention provided as above will be described below.

먼저 고전위 레벨감지기(21)는 제1피모스형 트랜지스터(MP211)는 Vppxg 레벨에 따라 전류의 양이 달라진다. 즉 Vppxg가 높아지면 제1피모스형 트랜지스터(MP211)를 흐르는 전류가 커지고, 따라서, 제2엔모스형 트랜지스터(MN212)를 흐르는 전류도 커지고 그에 따라 제3엔모스형 트랜지스터(MN213)이 미러쌍을 이루고 있으므로 같은 전류를 흘리고 출력노드(ENb)는 레벨이 낮아지므로 출력신호(ENb)가 하이상태로 전이한다.First, in the high potential level detector 21, the amount of current varies according to the Vppxg level of the first PMOS transistor MP211. In other words, when Vppxg increases, the current flowing through the first PMOS transistor MP211 increases, and thus, the current flowing through the second NMOS transistor MN212 also increases, whereby the third NMOS transistor MN213 becomes a mirror pair. Since the same current flows and the output node ENb becomes low, the output signal ENb transitions to a high state.

전원전위(Vcc)로부터 생성된 고전위(Vppxg)의 레벨을 항상 감지한다. 즉, Vppxg와 고전위 레벨감지기(21)의 제1피모스형 트랜지스터(MP211)의 게이트에 인가되는 전원전위(Vcc)를 비교한 결과 Vppxg가 전원전위(Vcc)보다 높은 경우 제1피모스형 트랜지스터(MP211)는 턴온되고 제1엔모스형 트랜지스터(MN211)는 턴 오프된다.Always detect the level of the high potential (Vppxg) generated from the power supply potential (Vcc). That is, when Vppxg is higher than the power supply potential Vcc as a result of comparing the power supply potential Vcc applied to the gate of the first PMOS transistor MP211 of the high potential level sensor 21, the first PMOS type The transistor MP211 is turned on and the first NMOS transistor MN211 is turned off.

그에 따라 하이레벨의 전위가 제3엔모스형 트랜지스터(MN213)에 인가되어 제3엔모스형 트랜지스터(MN213)는 턴 온된다.As a result, a high level potential is applied to the third NMOS transistor MN213 and the third NMOS transistor MN213 is turned on.

그 후 항상 턴 온되어 있는 제2피모스형 트랜지스터(MP211)를 통하여 전원전위(Vcc)가 인버터(211)와, 상기 턴 온된 제3엔모스형 트랜지스터(MN213)를 통하여 접지전원(Vss)으로 분배된다.After that, the power supply potential Vcc passes through the second PMOS transistor MP211 that is always turned on to the ground power supply Vss through the inverter 211 and the turned-on third NMOS transistor MN213. Is distributed.

즉, 로우레벨의 전위가 인버터(211)에 인가되어 하이레벨로 출력된다.That is, a low level potential is applied to the inverter 211 and output at a high level.

한편, 상기 비교결과 Vppxg가 제1피모스형 트랜지스터(MP211)의 게이트전위(Vcc)보다 낮은 경우 제1피모스형 트랜지스터(MP211)는 턴오프되고 8제1엔모스형 트랜지스터(MN211)는 턴 온된다.On the other hand, when Vppxg is lower than the gate potential Vcc of the first PMOS transistor MP211, the first PMOS transistor MP211 is turned off and the eighth NMOS transistor MN211 is turned on. Is on.

그에 따라 로우레벨의 전위가 제3엔모스형 트랜지스터(MN213)의 게이트에 인가되어 제3엔모스형 트랜지스터(MP211)는 턴 오프된다.Accordingly, a low level potential is applied to the gate of the third NMOS transistor MN213 to turn off the third NMOS transistor MP211.

그 후 항상 턴 온되어 있는 제2피모스형 트랜지스터(MP212)를 통하여 하이레벨 신호가 인버터(211)로 인가된다.Thereafter, the high level signal is applied to the inverter 211 through the second PMOS transistor MP212 that is always turned on.

즉, 하이레벨의 전위가 인버터(211)를 통하여 로우레벨로 링 발진기(23)로 출력된다.That is, the high level potential is output to the ring oscillator 23 at the low level through the inverter 211.

이어서 상기 Vppxg 레벨 감지기(21)의 출력 로우 신호가 링 발진기(23)의 제1노어게이트(231)의 제2입력단자에 인가되면, 로우레벨의 파워업바신호가 제1노어게이트(231)의 제1입력단자에 인가된다.Subsequently, when the output low signal of the Vppxg level detector 21 is applied to the second input terminal of the first north gate 231 of the ring oscillator 23, the low level power up bar signal is applied to the first north gate 231. It is applied to the first input terminal.

그 후 상기 Vppxg 레벨 감지기(21)의 로우신호와 파워업바 로우신호는 제1노어게이트(231)를 통하여 하이레벨로 논리 조합되어 제1낸드 게이트(232)의 제2입력단자로 출력된다.Thereafter, the low signal and the power up bar low signal of the Vppxg level detector 21 are logically combined to a high level through the first north gate 231 and output to the second input terminal of the first NAND gate 232.

이 때, 링 발진기(23)는 상기 제1낸드게이트와 직렬 접속된 4개의 인버터(233)를 이용하여 신호를 지연시킨 다음, 이를 버퍼링부(234)의 인버터들을 통하여 출력하는 동시에 다시 초기 입력단인 낸드게이트(232)의 제1입력단자로 출력 노드(N23)의 신호를 피드백시켜 이전 신호와 논리 상태가 반대인 신호를 다시 출력노드(N23)로 출력하는 동작을 반복함으로써 출력노드(N23)에 일정한 주기를 갖는 펄스신호(OSC)를 출력하게 된다.At this time, the ring oscillator 23 delays a signal by using four inverters 233 connected in series with the first NAND gate, and then outputs them through the inverters of the buffering unit 234 and again the initial input stage. The output node N23 is fed back to the output node N23 by feeding back the signal of the output node N23 to the first input terminal of the NAND gate 232 and outputting the signal having the opposite logic state to the previous node to the output node N23. The pulse signal OSC having a certain period is output.

즉, 상기 링 발진기(23)의 출력신호(OSC)가 하이에서 로우레벨로 전이되면 제1 및 제2인버터(2341,2342)를 통하여 소정시간 지연 후 로우레벨의 제1신호(S1)가 전하 펌핑회로(22)의 제1인버터(221)와 제1노어게이트(222)에 인가되고, 제3 및 제4인버터(2343,2344)를 통하여 소정시간 지연 후 로우레벨의 제2신호(S2)가 제2노어게이트(223)의 제1입력단자에 인가된다.That is, when the output signal OSC of the ring oscillator 23 transitions from high to low level, the low level first signal S1 is charged after a predetermined time delay through the first and second inverters 2231 and 2234. The second signal S2 of low level is applied to the first inverter 221 and the first nor gate 222 of the pumping circuit 22 and after a predetermined time delay through the third and fourth inverters 2343 and 2344. Is applied to the first input terminal of the second NOR gate 223.

그 후 상기 링 발진기(23)에서 제5 및 제6인버터(2345,2346)를 통하여 소정시간 지연 후, 로우레벨의 제3신호(S3)가 제1낸드게이트(224)의 제1입력단자에 인가되고, 제7 및 제8인버터(2347,2348)를 통하여 소정시간 지연 후, 로우레벨의 제4신호(S4)가 제1낸드게이트(224)의 제2입력단자에 인가되고, 제9 및 제10인버터(2349,2350)를 통하여 소정시간 지연 후, 로우레벨의 제5신호(S5)가 제2노어게이트(223)의 제2입력단자에 인가된다.Thereafter, after a predetermined time delay in the ring oscillator 23 through the fifth and sixth inverters 2345 and 2346, the third signal S3 having a low level is applied to the first input terminal of the first NAND gate 224. After a predetermined time delay through the seventh and eighth inverters 2347 and 2348, the fourth signal S4 having a low level is applied to the second input terminal of the first NAND gate 224. After a predetermined time delay through the tenth inverters 2349 and 2350, a fifth signal S5 having a low level is applied to the second input terminal of the second north gate 223.

그에 따라 제1노드(N221)는 하이, 제1인버터(221)의 출력은 하이이므로 제3노어게이트(225)의 출력은 로우레벨이 된다.Accordingly, since the first node N221 is high and the output of the first inverter 221 is high, the output of the third north gate 225 becomes low level.

그리고 제2노드(N222)는 로우, 제1신호(S1)도 로우, 즉 제1노어게이트(222)의 제1입력단자도 로우이므로 제1노어게이트(222)의 출력은 하이가 된다.In addition, since the second node N222 is low and the first signal S1 is low, that is, the first input terminal of the first north gate 222 is low, the output of the first north gate 222 becomes high.

그 후, 제1전하 펌핑용 트랜지스터(226)는 턴 온되고, 제4노드(N224)에 전하를 펌핑하여 제4노드(N224)는 하이레벨의 2Vcc-Vt전위가 유지되고 제1엔모스트렌지스터(MN221)는 턴 온되어 제6노드(N226)에는 하이레벨의 Vcc-Vt 전위가 전달되어 제1피모스형 트랜지스터(MP221)는 턴 오프된다.Thereafter, the first charge pumping transistor 226 is turned on and pumps charge to the fourth node N224 so that the fourth node N224 maintains a high level of 2Vcc-Vt potential and the first NMOS transistor. The MN221 is turned on, and a high level Vcc-Vt potential is transferred to the sixth node N226, so that the first PMOS transistor MP221 is turned off.

한편, 제2전하 펌핑용 트랜지스터(227)는 턴 오프되고 제2노드(N223)는 로우레벨의 Vcc-Vt 전위로 유지되고 제2엔모스트랜지터(MN222)는 턴 오프되어 제5노드(N225)는 로우레벨이 전달되어 제2피모스형 트랜지스터(MP222)는 턴 온된다.Meanwhile, the second charge pumping transistor 227 is turned off, the second node N223 is maintained at a low level of Vcc-Vt potential, and the second NMOS transistor MN222 is turned off to the fifth node N225. ) Is transferred to the low level so that the second PMOS transistor MP222 is turned on.

그에 따라 제6노드(N226)의 Vcc-Vt 전위가 턴 온된 제2피모스형 트랜지스터(MP232)를 통하여 Vppxg 노드(N20)에 전달된다.Accordingly, the Vcc-Vt potential of the sixth node N226 is transferred to the Vppxg node N20 through the turned-on second PMOS transistor MP232.

한편 제4도에 도시된 바와 같이 상기 링 발진기(23)의 출력신호(OSC)가 로우에서 하이레벨로 전이되면 상기 하이에서 로우레벨로 전이되는 경우와는 반대로 제5노드(N225)의 Vcc-Vt 전위가 턴 온된 제1피모스형 트랜지스터(MP221)를 통하여 Vppxg 노드(N20)에 전달된다.On the other hand, as shown in FIG. 4, when the output signal OSC of the ring oscillator 23 transitions from low to high level, Vcc− of the fifth node N225 is reversed as opposed to transition from high to low level. The Vt potential is transferred to the Vppxg node N20 through the turned-on first PMOS transistor MP221.

이와 같이 링 발진기의 출력 신호의 레벨 상태에 무관하게 전하 펌핑이 이루어진다.As such, charge pumping is performed regardless of the level of the output signal of the ring oscillator.

Vxg 드라이버(24)에서 제1엔모스형 트랜지스터(MN241)와 제2피모스형 트랜지스터(MP242)는 일종의 다이오드로서 제2노드(N242)가 Vxg 노드(N244)와 동일 전위를 가지며 그 전위는 대강 Vcc+0.5V 정도이다.In the Vxg driver 24, the first NMOS transistor MN241 and the second PMOS transistor MP242 are types of diodes, and the second node N242 has the same potential as the Vxg node N244, and its potential is roughly the same. It is about Vcc + 0.5V.

그러므로 제1노드(N241)의 전위는 Vxg+Vtn이고, 제3노드(N243)의 전위는 Vxg+Vtp로서 Vxg 레벨이 낮으면 풀-업 트랜지스터(MN243)가 구동하여 Vxg 노드(N244)로 전위를 보충하고, Vxg 레벨이 높으면 풀-다운 트랜지스터(MP243)가 구동하여 Vxg 노드(N244)의 전위를 방전하여 Vxg 레벨을 조절한다.Therefore, when the potential of the first node N241 is Vxg + Vtn and the potential of the third node N243 is Vxg + Vtp, and the Vxg level is low, the pull-up transistor MN243 is driven to the Vxg node N244. If the Vxg level is high, the pull-down transistor MP243 is driven to discharge the potential of the Vxg node N244 to adjust the Vxg level.

Vxg 전원은 디램 칩의 모든 부트스트랩 엔모스형 트랜지스터에 인가되는 역할 이외에 다른 용도도 없다. 즉 분압기 자체에서 소모되는 전류 이외에는 소모되는 어떤 다른 요인이 없다. 따라서, 분압기의 구동 능력은 펌핑 테스트를 통과할 정도면 충분하고, 전하 펌핑회로(22)의 펌핑 능력도 Vpp 대기 펌프 정도의 능력이면 족하다.The Vxg power supply has no purpose other than being applied to all bootstrap NMOS transistors of DRAM chips. That is, there is no other factor that is consumed other than the current drawn by the voltage divider itself. Therefore, the driving capability of the voltage divider is sufficient to pass the pumping test, and the pumping capability of the charge pumping circuit 22 is also sufficient as that of the Vpp atmospheric pump.

부트스트랩 전위 구동기(24)는 상기 전하 펌핑회로(22)로부터의 전위를 입력받아 안정된 전위로 제어하여 워드라인 구동기(N12)로 출력하는 것으로 흔히 사용되는 분압기 형태를 취한다.The bootstrap potential driver 24 takes the form of a voltage divider that is commonly used to receive the potential from the charge pumping circuit 22 and control the voltage to a stable potential to output the word to the word line driver N12.

상기한 바와 같이 본 발명은 제1고전위와 제2고전위의 레벨조건이 상이하므로 서로 조건에 간섭받지 않고 독립적인 레벨을 결정할 수 있으므로 설계시간이 단축되는 것으로, 워드라인 구동용 고전압과 부트스트랩 발생용 고전압을 공통으로 사용할 경우 두 조건을 모두 만족하는 레벨을 결정하는데 소요되는 시간을 단축될 수 있다. 또한 서로 단락된 두 워드라인을 마치 컬럼 테스트 할 경우 상대 워드라인에 따라 제1고전위는 그라운드로 누설되므로, 취약해진 제1고전위는 다음 로오 어드레스에서 컬럼 테스트 정상 어드레스를 페일 처리할 수 있다.As described above, in the present invention, since the level conditions of the first high potential and the second high potential are different, independent levels can be determined without interfering with each other, thereby reducing design time. If the high voltages are used in common, the time taken to determine the level that satisfies both conditions can be reduced. In addition, when a column test is performed on two word lines shorted to each other, the first high potential leaks to the ground according to the relative word line, and thus the weakened first high potential may fail the column test normal address at the next row address.

그러나 이 과정에서 부트스트랩 전위는 독립 전원이기 때문에 그 효과에서 제외된다. 즉 부트스트랩 전원은 침해받지 않는다.However, in this process, the bootstrap potential is excluded from the effect because it is an independent power supply. The bootstrap power is not compromised.

Claims (2)

워드라인을 구동하기 위하여 워드라인 구동기에 부트스트랩 전위를 공급하기 위한 부트스트랩 트랜지스터와, 상기 부트스트랩 트랜지스터의 게이트에 전하를 펌핑하기 위한 전하 펌핑회로와, 상기 부트스트랩 트랜지스터에 인가되는 전위레벨을 감지하는 고전위 레벨 감지기와, 상기 고전위 레벨감지기의 전위 레벨 감지상태에 따라 상기 전하 펌핑회로의 구동을 제어하기 위하여 펄스신호를 발생하는 링 발진기로 구성되는 것을 특징으로 하는 워드라인 구동기용 부트스트랩회로.A bootstrap transistor for supplying a bootstrap potential to a wordline driver for driving a wordline, a charge pumping circuit for pumping charge into the gate of the bootstrap transistor, and a potential level applied to the bootstrap transistor And a high frequency level detector and a ring oscillator for generating a pulse signal to control the driving of the charge pumping circuit according to the potential level detection state of the high potential level sensor. . 제1항에 있어서, 상기 전하 펌핑회로의 출력 전위를 이용하여 일정한 워드라인 구동용 부트스트랩 전위를 발생하는 부트스트랩 전위 드라이버를 더 구비하는 것을 특징으로 하는 워드라인 구동기용 부트스트랩회로.2. The bootstrap circuit for a word line driver according to claim 1, further comprising a bootstrap potential driver for generating a constant wordline driving bootstrap potential using the output potential of the charge pumping circuit.