KR0167899B1

KR0167899B1 - 고품위 텔레비젼 시스템의 데이타 세그멘트 동기 검출회로

Info

Publication number: KR0167899B1
Application number: KR1019960021886A
Authority: KR
Inventors: 신현수; 한동석
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-06-17
Filing date: 1996-06-17
Publication date: 1999-03-20
Also published as: KR980007648A

Abstract

데이터 세그먼트 동기검출회로에 있어서, 4심볼 정정기(305)와 가산기(307)의 사이에 하드리미터(400)를 부가하여 4비트의 입력에 대해 3레벨값의 2비트의 출력값을 얻도록 구성하여로 1세그먼트지연소자를 ASIC화할 경우 소요되는 게이트수는 6bit×832×7bit=34,944게이트 정도로 종전의 기술에 비하여 약 12,000게이트정도의 절감효과를 얻고, 또한 비트해상도도 줄어드는데 따라 다른 연산기의 복잡도가 줄어드는 효과가 있다.

Description

고품위텔리비젼시스템의 데이터 세그멘트 동기 검출회로

제1도는 미국향 지상방송(GA-VSB)고품위텔리비젼 시스템의 데이터 포멧도.

제2도는 데이터 세그먼트 동기신호 포멧도.

제3도는 종래의 고품위텔리비젼시스템의 데이터 세그먼트 동기 검출회로도.

제4도는 본 발명의 실시예를 위한 GA-VSB의 고품위텔리비젼시스템의 데이터 세그먼트 동기 검출회로도.

제5도는 제4도의 하드리미터(400)의 구체회로도.

본 발명은 고품위텔리비젼(HDTV)시스템의 데이터 세그먼트 동기 검출회로에 관한 것으로, 특히 ASIC화에 복잡도를 줄이고 구현을 단순화시킬 수 있는 고품위텔리비젼시스템의 데이터 세그먼트 동기 검출회로에 관한 것이다.

일반적으로 고해상도 텔리비젼(High Definition Television)시스템에서는 텔리비젼 방송국에서 수평라인 단위로 전송되는 신호의 선두에 동기신호를 삽입하며, 상기 전송신호를 수신한 수신기는 수신되는 전송신호에서 동기신호를 검출하여 수평라인 신호와의 동기를 맞춘 후 수신되는 신호를 처리하게 된다. 상기 고해상도 텔리비젼은 방식에 따라 수평라인의 전송 데이터의 형태가 각각 다르게 구성된다. 제1,2도는 미국 GA(Grand Aliance) 고해상도 텔리비젼의 데이터 세그먼트 구성도로서, 1 데이터 프레임은 626라인 세그먼트로 이루어져 있고 각 세그먼트는 828심볼(symbol)의 데이터와 4심볼의 데이터 세그먼트 동기신호로 이루어지는 832심볼이 하나의 데이터 세그먼트로 구성되어 있다. 그리고 상기 하나의 데이터 세그먼트는 NTSC방식의 1수평라인에 대응된다. 그리고 제2도(2B)와 같이 데이터 세그먼트의 동기신호는 제2도(2A)에 도시된 바와같이 각 데이터 세그먼트의 시작을 알리는 4심볼(4 Symbols)로 구성된다. 이때 상기 데이터 세그먼트의 동기신호는 4개의 심볼들이 +5, -5, -5, +5의 신호 레벨을 갖는 일정한 패턴으로 이루어지며, 나머지 데이터 세그먼트신호들은 각각 랜덤(random)한 신호레벨로 이루어진다.

그러므로 상기와 같은 GA방식의 전송신호를 수신하는 장치에서는 각 데이터 세그먼트의 최초 4심볼 주기에서 데이터 세그먼트의 동기신호를 검출하여 이후 타이밍복구(Timing Recovery) 및 수신되는 데이터 세그먼트신호들을 동기화 문제를 해결한다. 따라서 이는 GA-VSB시스템의 성능에 매우 큰 영향을 미친다. 그런데 상기와 같이 수신되는 데이터로부터 세그먼트 동기신호를 발생하는 장치 및 방법이 대한민국 특허출원 제1995-15218, 30746호에 개시되어 있다.

또 다른 종래의 방법을 제3도를 참조하여 구체적으로 살펴보면, 정합필터(도시하지 않았음)의 출력 8비트중 분리기(303)에서 MSB만 취하여 제2도(2B)의 도시와 같이 기준신호로 이용하고, 이를 4심볼 정정기(305)에서 받아 소정의 정정을 한다. 그러나 상기예와같이 4심볼 정정기(305)에서 MSB부호비트만 사용하기 때문에 입력신호의 부호가 (+),(-),(-),(+)인 경우에만 4가 출력되고, 나머지인 경우 -4,-2,0,2가 출력된다. 상기 4심볼정정기(305)의 출력은 가산기(307)에서 이전의 세그먼트의 같은 위치에서 출력인 1세그먼트지연기(309)의 출력과 가산되어 누적된다. 상기 가산기(307)의 출력은 최대값검출기(311)에 입력된다.

상기 최대값 검출기(311)는 상기 누적된 정정출력을 832심볼(1세그먼트)동안 관찰하여 가장 큰 값이 나타나는 위치를 세그먼트 동기위치로 판단하여 그 정보를 동기발생기(313)에 입력한다. 상기 동기발생기(313)는 그 위치에서 동기 펄스를 발생하도록 되어 있다. 그러나 제3도와 같이 종래는 상기 4심볼정정기(305)의 출력이 4비트이기 때문에 이를 누적시키기 위한 덧셈기 및 832심볼 지연소자가 요구되는 데, 이는 비트 해상도(Bit Resoution)가 적어도 8비트가 되었다. 그런데 이를 ASIC으로 구현하는 경우 832심볼 지연소자가 요구되므로 이에 의해 8비트×832×7 게이트가 소요된다. 이는 원하는 요구기능에 비하여 너무 많은 게이트를 요구하게 되는 문제점이 있다.

따라서 본 발명의 목적은 정정기 출력에 하드리미터를 사용하여 기존의 구성에 비하여 성능에 영향을 미치지 않으면서 소자의 비트 해상도를 줄여 ASIC 구현시 소요게이트수를 줄일 수 있는 방법 및 회로를 제공함에 있다.

상기 목적을 수행하기 위한 본 발명은 4심볼 정정기의 출력단에 하드리미터를 부가하여 게이트수를 줄일 수 있는 세그먼트 동기신호를 발생토록 구성되어 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제4도는 본 발명의 실시예에 따른 회로도로서, 제3도와 차이점은 4심볼 정정기(305)와 가산기(307)의 사이에 하드리미터(400)를 부가하여 4비트의 입력에 대해 3레벨값의 2비트의 출력값을 얻도록 구성되어 있다.

제5도는 제4도의 하드리미터(400)의 구체회로도로서, 상기 4심볼정정기(305)의 출력 4비트에서 MSB를 분리하는 분리기(501)와, 레벨0와 같은가를 (A=B) 비교하는 제1비교기(505)와, 상기 4심볼정정기(305)의 출력 4비트와 레벨3에 대한 값과 크기에서 4심볼값이 레벨3의 값보다 큰지 같은지를 비교하는 (AB) 제2비교기(507)와, 상기 제1비교기(505)의 출력과 제2비교기(507)의 출력을 합성하는 합성기(503)와, 상기 합성기(503)의 출력에 따라 레벨 -1(00),0(10),1(11)를 선택하는 멀티플렉서(509)로 구성된다.

따라서 본 발명의 구체적 일실시예를 제4도-제5도를 참조하여 상세히 설명하면, 정합필터에서 출력되는 8비트중 MSB를 분리기(303)에서 분리한다. 그리고 상기 MSB를 4심볼 정정기(305)에서 소정정정된다. 상기 정정기술은 종래의 기술과 동일하므로 구체적인 설명은 생략한다. 상기 4심볼정정기(305)에서 정정된 4비트를 하드리미터(400)에 하기 표1과 같이 인가한다. 상기 하드리미터(400)에서는 상기 4심볼정정기(305)의 4비트를 받아 제5도의 도시와 같이 분리기(501)를 MSB를 분리한다.

상기 MSB는 제1비교기(503)에 인가되고, 상기 4심볼정정기(305)의 출력을 제2비교기(507)에 인가한다. 이때 상기 제1비교기(505)는 상기 MSB와 레벨 0의 입력을 비교하되, 0보다 작으면 제1비교기(500)의 입력이 1이 되므로 제1비교기(500)의 출력은 0이 된다. 그러나 제2비교기(507)은 상기 4비트 심볼정정기(305)의 출력4비트와 레벨3을 비교한다. 상기 입력은 0보다 적다고 하였으므로 제2비교기(507)의 출력은 0이 된다. 따라서 합성기(503)의 출력을 00이 되어 멀티플렉서(507)는 -1이 선택 출력된다. 그러나 입력이 0과 3이 사이의 값이면 제1비교기(505)의 출력은 1, 제2비교기(507)의 출력은 0이 되어 상기 멀티플렉서(507)는 입력 1 0에 해당하는 0을 출력하고, 마찬가지로 입력이 3이상일 경우 멀티플렉서(507)의 입력이 11이 되어 멀티플렉서(507)는 1을 선택출력 하게된다.

상술한 바와같이 2비트의 값을 출력하게 되고, 덧셈기와 1세그먼트지연기로 구성된 누적기에 입력되며, 실험결과 SNR=OdB에서도 세그먼트동기위치의 누적 정정결과 8이상의 값이면 올바른 세그먼트동기가 발생되는 것을 확인할 수 있었다. 즉, 누적결과는 6비트정도면 충분하다고 할 수 있다. 그러므로 1세그먼트지연소자를 ASIC화할 경우 소요되는 게이트수는 6bit×832×7bit=34,944게이트 정도로 종전의 기술에 비하여 약 12,000게이트정도의 절감효과를 얻는다. 또한 비트해상도도 줄어드는데 따라 다른 연산기의 복잡도가 줄어드는 효과가 있다.

Claims

데이터 세그먼트 동기검출회로에 있어서, 4심볼 정정기(305)와 가산기(307)의 사이에 하드리미터(400)를 부가하여 4비트의 입력에 대해 3레벨값의 2비트의 출력값을 얻도록 구성함을 특징으로 하는 데이터 세그먼트 동기검출회로.
제1항에 있어서, 상기 하드리미터(400)는, 상기 4심볼정정기(305)의 출력 4비트에서 MSB를 분리하는 분리기(501)와, 레벨0와 같은가를 (A=B) 비교하는 제1비교기(505)와, 상기 4심볼정정기(305)의 출력 4비트와 레벨3에 대한 값과 크기에서 4심볼값이 (A)이 레벨3의 값보다 큰지 같은지를 비교하는 (AB) 제2비교기(507)와, 상기 제1비교기(505)의 출력과 제2비교기(507)의 출력을 합성하는 합성기(503)와, 상기 합성기(503)의 출력에 따라 레벨 -1(00),0(10),1(11)를 선택하는 멀티플렉서(507)로 구성함을 특징으로 하는 데이터 세그먼트 동기검출회로.