KR0167607B1 - 롬의 게이트전극 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 낸드(NAND)형 마스크롬의 기본 회로도.
제2도는 종래 방법에 따라 형성된 제1도의 마스크롬의 스트링의 단면도.
제3a도 내지 제3c도는 본 발명에 따른 상기 제1도의 마스크롬의 제조과정을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 32 : 게이트산화층
33 : 게이트폴리실리콘층 34,35,35' : 감광막 패턴
본 발명은 롬의 게이트전극 제조방법에 관한 것으로, 특히 콘택 형성 없이 워드라인 선택라인(W/L select line)과 롬코드라인(ROM code line) 형성시 워드라인과 워드라인 사이 간격을 최소화하기 위한 방법에 관한 것이다.
콘택-레스(contact-less) 마스크롬(Mask ROM)은 콘택홀이 필요 없이 웨이퍼에 이온 주입된 불순물의 확산에 의해 스트링이 형성되는 마스크롬을 일컫는다
제1도는 낸드(NAND)형 마스크롬의 기본 회로도로서, 비트라인은 콘택에 의해 메탈라인으로 구성되며, 롬코드(W/LO 내지 W/L7) 및 워드라인 선택라인(W/L선택1, W/L선택2)은 폴리실리콘 라인으로 구성된다. 즉, 콘택-레스로 연결되어 있다.
한편, 제2도는 종래 방법에 따라 형성된 제1도의 마스크롬의 단면도로서, 이를 통하여 종래 기술을 개략적으로 설명하면 다음과 같다.
도시된 바와 같이 반도체기판(1) 위에 게이트산화층(2), 게이트폴리실리콘층(3)을 차례로 증착한 다음, 워드라인선택1, 2(11, 12)와 워드라인 0 내지 워드라인 7(21 내지 28)의 폴리실리콘라인은 포토리소그라피 공정에 의한 감광막 패턴을 식각마스크로 상기 게이트폴리실리콘층(3), 게이트산화층(2)을 차례로 선택식각함으로써 이루어진다.
그러나, 상기 종래 방법은 노광기의 해상력을 고려할 때 패턴된 게이트폴리실리콘층(즉, 워드라인) 간의 간격(도면의 A)이 가장 적어야 0.5㎛ 내지 0.7㎛로 형성되기 때문에 집적도에는 한계가 따른다.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화할 수 있는 롬의 게이트전극 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 롬의 게이트전극 제조방법에 있어서, 게이트전극층 상부에 상기 게이트전극 형성을 위한 다수의 제1마스크패턴을 형성하되, 패턴의 크기는 원하는 게이트전극의 크기와 동일하게 형성하고, 패턴간 간격은 상기 게이트전극의 페턴 크기보다 크게 형성하는 제1단계; 그 에지가 상기 제1마스크페턴의 에지와 분리되도록, 상기 제1마스크패턴 사이에 상기 게이트전극의 크기와 동일한 크기의 제2마스크패턴을 형성하는 제2단계; 및 상기 제1 및 제2 마스크패턴을 식각마스크로 하여 상기 게이트전극층을 식각하는 제3단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제3a도 내지 제3d도는 본 발명에 따른 상기 제1도의 마스크롬의 제조과정을 나타내는 공정단면도로서, 먼저, 제3a도에 도시된 바와 같이 반도체기판(31) 위에 게이트산화층(32), 게이트폴리실리콘층(33)을 증착한 다음 감광막 패턴(34)을 형성한다. 이때, 상기 감광막 패턴(34)은 게이트 전극 형성 영역 이외의 영역에 0.6㎛(B)의 크기로 형성되며, 패턴간 간격은 1.2㎛(C)가 되도록 한다. 또한, 감광막 패턴(34) 외에 화학기상증착(CVD)법에 의한 산화막 패턴도 가능하다.
이어서, 상기 감광막 패턴을 130℃에서 2분간 하드베이크(hard-bake)한 다음제3b도에 도시된 바와 같이 상기 전체구조 상부에 감광막(35)을 도포 한다. 이때, 하드베이크를 실시할 경우 감광막 내의 포토액티브 구성성분(photo active compound)이 그 기능을 상실하여 차후 빛 에너지를 받아도 감광막이 현상용액에 현상되지 않는다.
계속해서, 제3c도와 같이, 상기 감광막(35)을 선택 식각하여 상기 감광막패턴(34) 사이에 또다른 감광막 패턴(35')을 패턴 크기는 0.6㎛(D)으로, 패턴간 간격은 1.2㎛(E)로 형성한다.
끝으로, 상기 감광막 패턴(34, 35')을 식각마스크로 하부의 상기 게이트폴리 실리콘층(33)을 선택식각함으로써 제3d도에 도시된 바와 같이 패턴간 간격이 0.3㎛(A')인 게이트 전극을 형성한다.
한편, 낸드형 EPROM 형성 공정에서도 콘택-레스 컨트롤 게이트가 사용되므로 본 발명이 적용될 수 있다.
상기와 같이 이루어지는 본 발명은 마스크롬 제조시 게이트전극 패턴간 간격을 줄임으로써 소자의 집적도를 증대시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (4)
- 롬의 게이트전극 제조방법에 있어서, 게이트전극층 상부에 상기 게이트전극 형성을 위한 다수의 제1마스크패턴을 형성하되, 패턴의 크기는 원하는 게이트전극의 크기와 동일하게 형성하고, 패턴간 간격은 상기 게이트전극의 패턴 크기보다 크게 형성하는 제1단계; 그 에지가 상기 제1마스크패턴의 에지와 분리되도록, 상기 제1마스크패턴 사이에 상기 게이트전극의 크기와 동일한 크기의 제2마스크패턴을 형성하는 제2단계; 및 상기 제1 및 제2 마스크패턴을 식각마스크로 하여 상기 게이트전극층을 식각하는 제3단계를 포함하여 이루어진 롬의 게이트전극 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 마스크패턴은 각각 감광물질로 이루어진 롬의 게이트전극 제조방법.
- 제2항에 있어서, 상기 제1감광막패턴 형성 후, 120 내지 150℃의 온도하에서 90 내지 200초간 하드베이크 하는 단계를 더 포함하여 이루어진 롬의 게이트 전극 제조 방법.
- 제1항에 있어서, 상기 제1마스크패턴은 절연물질로, 제2마스크패턴은 감광물질로 각각 이루어진 롬의 게이트 전극 제조 방법.
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