KR0167292B1 - 반도체 다핀 패키지 및 그 제조방법 - Google Patents

반도체 다핀 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 다핀 패키지에 관한 것으로, 종래의 LOC 및 컨밴셔널 패키지는 주어진 패키지에서 다핀화를 실현하는데 한계가 있는 문제점이 있었던 바, 본 발명 반도체 다핀 패키지는 반도체 칩(20)의 중앙에 일렬로 다수개의 중앙패드(21)를 형성하고, 상기 반도체 칩(20)의 상면 가장자리에 다수개의 주변패드(26)를 형성하여 상, 하부 리드 프레임(22)(28)의 상, 하부 인너 리드(23)(29)와 각각 상, 하부 와이어(24)(30)로 연결시킴으로써 고집적화된 반도체 패키지의 다핀화가 실현되는 효과가 있다.

Description

반도체 다핀 패키지 및 그 제조방법
제1도는 종래 LOC 패키지의 내부구성을 보인 사시도.
제2도는 종래 컨밴셔널 패키지의 구성을 보인 종단면도.
제3도는 본 발명 반도체 다핀 패키지의 구성을 보인 종단면도.
제4도는 본 발명 반도체 다핀 패키지의 패드형성공정을 보인 평면도.
제5도는 본 발명 반도체 다핀 패키지의 1차 와이어 본딩공정을 보인 것으로, (a)는 평면도, (b)는 종단면도.
제6도는 본 발명 반도체 다핀 패키지의 2차 와이어 본딩공정을 보인 것으로, (a)는 평면도, (b)는 종단면도.
제7도는 본 발명 반도체 다핀 패키지의 몰딩공정을 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 칩 21 : 중앙패드
22,28 : 상, 하부 리드 프레임 23,29 : 상, 하부 인너 리드
24,30 : 상, 하부 와이어 25,31 : 상, 하부 아웃 리드
26 : 주변패드 27 : 패들
본 발명은 반도체 다핀 패키지 및 그 제조방법에 관한 것으로, 패키지의 외부단자가 되는 아웃 리드의 수를 증가시키도록 하는데 적합한 반도체 다핀 패키지 및 그 제조방법에 관한 것이다.
제1도는 종래 LOC 패키지의 내부구성을 보인 사시도로서, 도시된 바와 같이, 종래 LOC 패키지는 반도체 칩(1)의 상면 중앙에 일렬로 다수개의 패드(2)가 형성되어 있고, 그 다수개의 패드(2)는 리드 프레임(3)의 인너 리드(4)와 각각 와이어(5)로 연결되어 있으며, 그 인너 리드(4)에는 몰딩부(6)의 외부로 아웃 리드(7)가 연장 형성되어 있는 구조로 되어 있다.
제2도는 종래 컨밴셔널 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래 컨밴셔널(CONVENTIONAL) 패키지는 패들(10)의 상면에 반도체 칩(11)이 부착되어 있고, 그 반도체 칩(11)의 상면 가장자리에 형성되어 있는 다수개의 패드(12)와 리드 프레임(13)의 인너 리드(14)는 와이어(15)로 연결되어 있으며, 상기 반도체 칩(11), 와이어(15), 인너 리드(14)를 포함하는 일정면적이 에폭시로 몰딩된 몰딩부(16)가 형성되어 있을 뿐 아니라, 상기 인너 리드(14)에 연장하여 상기 몰딩부(16)의 외부로 아웃 리드(17)가 형성되어 있다.
그러나, 상기와 같은 종래의 LOC 패키지와 컨밴셔널 패키지는 주어진 패키지에서 다수개의 아웃 리드(7)(17)를 설치하는데 한계가 있는 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 주어진 패키지에서 다수개의 아웃 리드를 설치하여 다핀화를 실현할 수 있는 반도체 다핀 패키지 및 그 제조방법을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩의 상면 중앙에 일렬로 형성되어 있는 다수개의 중앙패드와 상기 반도체 칩의 상면까지 연장 형성된 상부 리드 프레임의 상부 인너 리드가 상부 와이어로 각각 연결되고, 상기 상부 인너 리드에는 상부 아웃 리드가 연장 형성되며, 상기 반도체 칩의 상면 가장자리에 형성되어 있는 다수개의 주변패드와 상기 반도체 칩의 하면에 부착된 패들의 양측에 나열 설치되어 있는 하부 리드 프레임의 하부 인너 리드는 각각 하부 와이어로 연결되며, 상기 하부 인너 리드에 연장하여 하부 아웃 리드가 연장 형성되고, 상기 반도체 칩, 상, 하부 와이어, 상, 하부 인너리드를 포함한 일정면적이 에폭시로 몰딩된 몰딩부가 형성되어서 구성된 것을 특징으로 하는 반도체 다핀 패키지가 제공된다.
또한, 반도체 칩의 상면 중앙에 일렬로 다수개의 중앙패드를 형성하고, 상기 반도체 칩의 상면 가장자리에 다수개의 주변패드를 형성하는 패드형성공정을 수행하는 단계와, 상기 중앙패드와 상부 리드 프레임의 상부 인너 리드를 상부 와이어로 연결하는 1차 와이어 본딩공정을 수행하는 단계와, 상기 반도체 칩을 패들의 상면에 부착하고 상기 주변패드와 하부 리드 프레임의 하부 인너 리드를 하부 와이어로 연결하는 2차 와이어 본딩공정을 수행하는 단계와, 상기 반도체 칩, 상, 하부 인너 리드, 상, 하부 와이어를 포함하는 일정면적을 에폭시로 몰딩하여 몰딩부를 형성하는 몰딩공정을 수행하는 단계와, 상기 상부 리드 프레임의 불필요한 댐바부분을 제거하는 트리밍공정을 수행하는 단계와, 상기 상부 리드 프레임을 소정의 형태로 절곡하는 포밍공정을 수행하는 단계와, 상기 몰딩부의 하면을 그라인딩하여 하부 리드 프레임의 하부 아웃 리드를 외부로 노출시키는 그라인딩공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 반도체 다핀 패키지의 제조방법이 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 반도체 다핀 패키지의 실시례를 첨부된 도면을 참고로 하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 반도체 다핀 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명의 다핀 패키지는 반도체 칩(20)의 상면 중앙에 일렬로 형성되어 있는 다수개의 중앙패드(21)와 상기 반도체 칩(20)의 상면까지 연장 형성된 상부 리드 프레임(22)의 상부 인너 리드(23)는 상부 와이어(24)로 각각 연결되고, 상기 상부 인너 리드(23)에는 상부 아웃 리드(25)가 연장 형상되며, 상기 반도체 칩(20)의 상면 가장자리에 형성되어 있는 다수개의 주변패드(26)와 상기 반도체 칩(20)의 하면에 부착된 패들(27)의 양측에 나열 설치되어 있는 하부 리드 프레임(28)의 하부 인너 리드(29)는 각각 하부 와이어(30)로 연결되며, 상기 하부 인너 리드(29)에 연장하여 하부 아웃 리드(31)가 연장 형성되고, 상기 반도체 칩(20), 상, 하부 와이어(24)(29), 상, 하부 인너 리드(23)(28)를 포함한 일정면적을 에폭시로 몰딩한 몰딩부(32)를 형성하여서 구성된 것이다.
그리고, 이와 같이 구성되어 있는 본 발명 반도체 다핀 패키지의 제조방법을 제4도 내지 제7도를 참고하여 설명하면 다음과 같다.
제4도의 (a)(b)에 도시한 바와 같이, 반도체 칩(20)의 상면 중앙에 일렬로 다수개의 중앙패드(21)를 형성하고, 상기 반도체 칩(20)의 상면 가장자리에 다수개의 주변패드(26)를 형성하는 패드형성공정을 수행하는 단계와, 제5도의 (a)(b)에 도시한 바와 같이, 상기 반도체 칩(20)의 상면 중앙에 일렬로 형성된 다수개의 중앙패드(21)와 상부 리드 프레임(22)의 상부 인너 리드(23)를 상부 와이어(24)로 연결하는 1차 와이어 본딩공정을 수행하는 단계와, 제6도의 (a)(b)와 같이, 상기 반도체 칩(20)을 패들(27)의 상면에 부착하고 상기 주변패드(26)와 하부 리드 프레임(28)의 하부 인너 리드(29)를 하부 와이어(30)로 연결하는 2차 와이어 본딩공정을 수행하는 단계와, 제7도와 같이 상기 반도체 칩(20), 상, 하부 인너 리드(23)(29), 상, 하부 와이어(24)(30)를 포함하는 일정면적을 에폭시로 몰딩하여 몰딩부(32)를 형성하는 몰딩공정을 수행하는 단계와, 상기 상부 리드 프레임(22)의 불필요한 댐바부분을 제거하는 트리밍(TRIMING)공정를 수행하는 단계와, 상기 상부 리드 프레임(22)을 소정의 형태로 절곡하는 포밍(FORMMING)공정을 수행하는 단계와, 상기 몰딩부(32)의 하면을 그라인딩(GRINDING)하여 하부 리드 프레임(28)의 하부 아웃 리드(31)를 외부로 노출시키는 그라인딩공정을 수행하는 단계의 순서로 제조되는 것이다.
상기 몰딩공정시 하부 아웃 리드(31)가 외부로 돌출되도록 몰딩부(32)를 형성하여 후공정인 그라인딩공정을 생략할 수도 있다.
이상에서 상세히 설명한 바와 같이 본 발명 반도체 다핀 패키지는 반도체 칩의 중앙에 일렬로 다수개의 중앙패드를 형성하고, 상기 반도체 칩의 상면 가장자리에 다수개의 주변패드를 형성하여 상, 하부 리드 프레임의 상, 하부 인너 리드와 각각 와이어로 연결시킴으로써 고집적화된 반도체 패키지의 다핀화가 실현되는 효과가 있다.

Claims (3)

  1. 반도체 칩의 상면 중앙에 일렬로 형성되어 있는 다수개의 중앙패드와 상기 반도체 칩의 상면까지 연장 형성된 상부 리드 프레임의 상부 인너 리드가 상부 와이어로 각각 연결되고, 상기 상부 인너 리드에는 상부 아웃 리드가 연장 형성되며, 상기 반도체 칩의 상면 가장자리에 형성되어 있는 다수개의 주변패드와 상기 반도체 칩의 하면에 부착된 패들의 양측에 나열 설치되어 있는 하부 리드 프레임의 하부 인너 리드는 각각 하부 와이어로 연결되며, 상기 하부 인너 리드에 연장하여 하부 인너 리드가 연장 형성되고, 상기 반도체 칩, 상, 하부 와이어, 상, 하부 인너 리드를 포함한 일정면적을 에폭시로 몰딩한 몰딩부를 형성하여서 구성된 것을 특징으로 하는 반도체 다핀 패키지.
  2. 반도체 칩의 상면 중앙에 일렬로 다수개의 중앙패드를 형성하고, 상기 반도체 칩의 상면 가장자리에 다수개의 주변패드를 형성하는 패드형성공정을 수행하는 단계와, 상기 중앙패드와 상부 리드 프레임의 상부 인너 리드를 상부 와이어로 연결하는 1차 와이어 본딩공정을 수행하는 단계와, 상기 반도체 칩을 패들의 상면에 부착하고 상기 주변패드와 하부 리드 프레임의 하부 인너 리드를 하부 와이어로 연결하는 2차 와이어 본딩공정을 수행하는 단계와, 상기 반도체 칩, 상, 하부 인너 리드, 상, 하부 와이어를 포함하는 일정면적을 에폭시로 몰딩하여 몰딩부를 형성하는 몰딩공정을 수행하는 단계와, 상기 상부 리드 프레임의 불필요한 댐바부분을 제거하는 트리밍공정을 수행하는 단계와, 상기 상부 리드 프레임을 소정의 형태로 절곡하는 포밍공정을 수행하는 단계와, 상기 몰딩부의 하면을 그라인딩하여 하부 리드 프레임의 하부 아웃 리드를 외부로 노출시키는 그라인딩공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 반도체 다핀 패키지의 제조방법.
  3. 제2항에 있어서, 상기 몰딩공정시 하부 아웃 리드가 외부로 돌출되도록 몰딩부를 형성하여 후공정인 그라인딩공정을 생략 한 것을 특징으로 하는 반도체 다핀 패키지의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100525091B1 (ko) * 2001-12-28 2005-11-02 주식회사 하이닉스반도체 반도체 패키지

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