KR0167285B1 - Blp package - Google Patents
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Abstract
본 발명은 비엘피 패키지에 관한 것으로, 종래의 비엘피 패키지가 리드프레임의 칩본딩부 외측으로 인너리드와 탑리드를 차례를 구비하고 있어 패키지폭이 커지는 등의 문제점이 있어 이를 해결하기 위한 것이다. 이와 같은 본 발명은 바탐리드(18)와 칩본딩부(15)를 구비한 리드프레임(14)의 상기 칩본딩부(15)의 외측에 와이어(19)본딩과 탑리드(17)형성이 나란히 이루어지는 인너리드(16)를 구비하고, 패키지몸체(12) 형성시에 상기 인너리드(16)상에 탑리드형성통로(20)를 형성하여 상기 탑리드형성통로(20)에 탑리드(17)를 형성하도록 구성되는 것이다. 이와 같은 본 발명에 의하면 비엘피 패키지의 폭이 줄어들게 되어 패키지의 소형화가 이루어지고 적층성이 향상되는 이점이 있다.The present invention relates to a BLP package, and a conventional BLP package has an inner lead and a top lead in turn outside the chip bonding portion of the lead frame, and thus has a problem such as a large package width. In the present invention as described above, the wire 19 bonding and the top lead 17 are formed side by side on the outside of the chip bonding portion 15 of the lead frame 14 having the battam lead 18 and the chip bonding portion 15. And a top lead forming passage 20 formed on the inner lead 16 when the package body 12 is formed, and having a top lead 17 formed on the top lead forming passage 20. It is configured to form. According to the present invention as described above, the width of the BLP package is reduced, thereby miniaturizing the package and improving lamination.
Description
제1도는 종래 기술에 의한 비엘피 패키지의 구조를 도시한 도면으로, (a)는 단면도, (b)는 평면도, (c)는 저면도.1 is a view showing the structure of the BLP package according to the prior art, (a) is a cross-sectional view, (b) is a plan view, (c) is a bottom view.
제2도는 종래 기술에 의한 비엘피 패키지의 몰딩되지 않은 상태의 구조를 도시한 평면도.2 is a plan view showing the structure of the non-molded state of the BLP package according to the prior art.
제3도는 종래 기술에 의한 비엘피 패키지를 적충한 상태를 도시한 적층상태도.3 is a lamination state diagram showing a state in which a BLP package according to the prior art is loaded.
제4도는 본 발명에 의한 비엘피 패키지의 구조를 도시한 도면으로, (a)는 단면도, (b)는 평면도, (c)는 저면도.4 is a view showing the structure of the BLP package according to the present invention, (a) is a sectional view, (b) is a plan view, (c) is a bottom view.
제5도는 본 발명에 의한 비엘피 패키지가 적층된 상태를 도시한 적층상태도.5 is a stacked state diagram showing a state in which the BLP package according to the present invention is stacked.
제6도의 (a)(b)(c)(d)(e)는 본 발명에 의한 비엘피 패키지를 제조하는 과정을 순차적으로 도시한 도면.(A) (b) (c) (d) (e) of FIG. 6 sequentially illustrate a process of manufacturing a BLP package according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
12 : 패키지몸체 13 : 양면테이프12: package body 13: double-sided tape
14 : 리드프레임 15 : 칩본딩부14: lead frame 15: chip bonding unit
16 : 인너리드 17 : 탑리드16: inner lead 17: top lead
18 : 바탐리드 19 : 와이어18: Batam lead 19: wire
20 : 탑리드형성통로 21 : 솔더볼20: top lead formation passage 21: solder ball
22 : 솔더페이스트 23 : 범프22: solder paste 23: bump
본 발명은 비엘피(BLP) 패키지에 관한 것으로, 특히 리드프레임의 탑리드상에 와이어본딩부를 형성하고 외부와의 전기적인 연결을 위한 솔더볼 또는 솔더패이스트를 적층구성하여 적측성이 향상되고 소형화를 이룬 비엘피 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BLP package, and in particular, a wire bonding portion is formed on a top lead of a lead frame, and a solder ball or solder paste is laminated for electrical connection to the outside, thereby improving redundancy and miniaturization. It's about the BLP package.
일반적으로 비엘피 패키지는 DIP, SOJ, SOP패키지 형태에 비해 크게 부피를 줄일 수 있고 동일한 패키지를 다수개 적층하여 기판의 단위면적당 실장효율을 증가시킬 수 있는 구조를 가지고 있으며, 다른 형태의 패키지와는 달리 아웃리드가 없어 상대적으로 패키지의 부피가 줄어들게 되는 특징을 가지고 있다.In general, the BLP package can significantly reduce the volume compared to the DIP, SOJ, and SOP package types, and has a structure that can increase the mounting efficiency per unit area of the board by stacking a plurality of identical packages. Otherwise, there is no outlead, which reduces the package volume.
제1도는 종래 기술에 의한 비엘피 패키지의 구조를 도시한 도면으로, (a)는 단면도, (b)는 평면도, (c)는 저면도이고, 제2도는 종래 기술에 의한 비엘피 패키지의 몰딩되지 않은 상태의 구조를 도시한 평면도이며, 제3도는 종래 기술에 의한 비엘피 패키지를 적층한 상태를 도시한 적층상태도이다.1 is a view showing the structure of the BLP package according to the prior art, (a) is a cross-sectional view, (b) is a plan view, (c) is a bottom view, and FIG. 2 is a molding of the BLP package according to the prior art It is a top view which shows the structure of the state which is not made, and FIG. 3 is a lamination state figure which shows the state which laminated | stacked the BLP package by a prior art.
이에 도시된 바와 같이, 종래 기술에 의한 비엘피 패키지(1)는 칩본딩부(5)와 인너리드(6)가 각각 구비되어 있는 리드프레임(4)상의 상기 칩본딩부(5)에 칩(C)을 본딩하고 상기 칩(C)의 패드(미도시)와 인너리드(6)를 와이어(9)로 연결하여 전기적인 결선을 하여 주며, 상기 리드프레임(4)과 칩(C)을 몰딩컴파운드로 일정 면적 몰딩하여 패키지몸체(2)를 형성하도록 구성되어 있다.As shown in the drawing, the BLP package 1 according to the related art includes a chip in the chip bonding portion 5 on the lead frame 4 on which the chip bonding portion 5 and the inner lead 6 are respectively provided. Bonding C) and connecting the pad (not shown) of the chip C and the inner lead 6 with a wire 9 for electrical connection, and molding the lead frame 4 and the chip C. It is configured to form a package body 2 by molding a predetermined area with a compound.
상기 리드프레임(4)은 그 하면에 바탐리드(8)가 형성되어 패키지몸체(2)의 바닥면으로 드러나게 되며, 그 상면에는 탑리드(7)가 구비되어 패키지몸체(2)의 상면으로 드러나도록 된다.The lead frame 4 has a battam lead 8 formed on the lower surface thereof to be exposed to the bottom surface of the package body 2, and a top lead 7 is provided on the upper surface of the lead frame 4 to be exposed to the upper surface of the package body 2. It is done.
상기 리드프레임(4)의 칩본딩부(5)와 칩(C)사이의 접착은 양면테이프(3)가 사용된다.A double-sided tape 3 is used for bonding between the chip bonding portion 5 and the chip C of the lead frame 4.
상기와 같은 구조를 가지는 종래 기술에 의한 비엘피 패키지를 제조하는 공정을 살펴보면, 먼저, 리드프레임(4)을 설계 및 제조하게 되고, 상기 리드프레임(4)의 칩본딩부(5)에 양면테이프(3)를 사용하여 칩(C)을 본딩하게 된다. 그리고, 상기 칩(C)의 패드(미도시)와 리드프레임(4)의 인너리드(6)를 와이어(9)로 연결하는 와이어 본딩공정을 수행하게 된다. 이와 같이 와이어본딩공정이 완성되면 상기 리드프레임(4)과 칩(C)을 몰딩컴파운드로 일정면적 몰딩하여 패키지몸체(2)를 형성하게 된다.Looking at the process of manufacturing a BLP package according to the prior art having the structure as described above, first, to design and manufacture the lead frame 4, the double-sided tape on the chip bonding portion 5 of the lead frame (4) (3) is used to bond the chip (C). In addition, a wire bonding process of connecting the pad (not shown) of the chip C and the inner lead 6 of the lead frame 4 with the wire 9 is performed. When the wire bonding process is completed as described above, the lead frame 4 and the chip C are molded in a predetermined area with a molding compound to form the package body 2.
그리고, 상기와 같이 형성된 패키지몸체(2)의 외부로 돌출되어 있는 리드프레임(4)의 부분을 잘라주는 트리밍(Trimming)공정을 수행하고, 상기 패키지몸체(2)의 상면과 하면으로 드러나게 형성되어 있는 상기 리드프레임(2)의 탑리드(7)와 바탐리드(8)에 부착되어 있는 몰딩컴파운드를 제거하여 탑리드(7)와 바탐리드(8)를 통한 패키지 외부와의 전기적인 연결을 원활하게 되도록 하는 디플래쉬(Deflash)공정을 진행하게 된다. 마지막으로, 상기와 같은 공정들이 진행되어 완성된 패키지(1)들을 상호 전기적으로 연결하기 위해 패키지몸체(2)의 하면과 상면에 드러나 있는 바탐리드(8)와 탑리드(7)를 솔더(solder)코팅하여 주게 된다.In addition, a trimming process of cutting a portion of the lead frame 4 protruding to the outside of the package body 2 formed as described above is performed, and is formed to be exposed to the top and bottom surfaces of the package body 2. The molding compound attached to the top lead 7 and the battam lead 8 of the lead frame 2 is removed to facilitate electrical connection to the outside of the package through the top lead 7 and the battam lead 8. The deflash process is performed. Lastly, the processes described above are performed to solder the battam lead 8 and the top lid 7 which are exposed on the lower and upper surfaces of the package body 2 to electrically connect the completed packages 1 to each other. Will be coated.
그러나, 상기와 같은 종래 기술에 의한 비엘피 패키지는, 제1도의 (a)에 도시된 바와 같이, 리드프레임(4)에 인너리드(6)와 상기 탑리드(7)가 칩본딩부(5)의 외측에 차례로 구비되어 패키지(1)의 전체 크기를 소형화하기 어렵게 하는 문제점이 있다.However, in the BLP package according to the related art, the inner lead 6 and the top lead 7 are bonded to the lead frame 4 as illustrated in (a) of FIG. 1. In order to be provided on the outside of the) in order to make it difficult to miniaturize the overall size of the package (1).
그리고, 상기와 같은 비엘피 패키지(1)를 다수개 적층할 때, 접촉되는 탑리드(7)와 바탐리드(8)사이의 공간이 너무 좁아 솔더브릿지와 같은 불량이 잘 발생되는 문제점이 있다.In addition, when the plurality of non-LP packages 1 are stacked, the space between the top lead 7 and the battam lead 8 that is in contact is too narrow, so that a defect such as a solder bridge is easily generated.
또한 리드프레임(4)의 구조상 패키지(1) 내부에서 리드프레임(4)이 차지하는 부피가 상대적으로 크므로 패키지몸체(2) 내부에 생기는 응력이 증가하게 되어 결국 패키지몸체(2)에 크랙과 같은 결함이 발생되기 쉬워 패키지(1)의 신뢰성이 떨어지는 문제점이 있다.In addition, since the volume of the lead frame 4 in the package 1 in the structure of the lead frame 4 is relatively large, the stress generated inside the package body 2 is increased, and thus, such as cracks in the package body 2. There is a problem that defects tend to occur and the reliability of the package 1 is inferior.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 특히 리드프레임의 구조를 패키지의 소형박형화를 이룰 수 있도록 형성하고, 신뢰성을 향상시킨 비엘피 패키지를 제공하는 것이다.Accordingly, the present invention is to solve the problems of the prior art as described above, and in particular, to provide a non-ELP package to improve the reliability by forming a structure of the lead frame to achieve a compact thin package.
상기한 바와 같은 본 발명의 목적은 바탐리드와 칩본딩부를 구비한 리드프레임의 상기 칩본딩부의 외측에 와이어본딩과 탑리드형성이 나란히 이루어지는 인너리드를 구비하고, 패키지몸체 형성시에 상기 인너리드상에 탑리드형성통로를 형성하여 상기 탑리드형성통로에 탑리드를 형성함을 특징으로 하는 비엘피 패키지에 의해 달성된다.An object of the present invention as described above includes an inner lead in which wire bonding and a top lead are formed side by side on the outside of the chip bonding portion of a lead frame having a battam lead and a chip bonding portion, and the inner lead phase is formed when a package body is formed. It is achieved by the BLP package, characterized in that to form a top lead forming passage in the top lead forming passage to form a top lead.
상기 탑리드형성통로에 적층되어 탑리드를 형성하는 것을 솔더볼(solder ball), 솔더페이스트(solder paste)중 어느 하나이다.Forming the top lead by stacking the top lead forming passage is one of a solder ball and a solder paste.
상기한 바와 같은 본 발명에 의한 비엘피 패키지를 첨부된 도면에 도시된 실시례를 참고하여 상세히 설명하면 다음가 같다.Referring to the BLP package according to the present invention as described above in detail with reference to the embodiment shown in the accompanying drawings as follows.
제4도는 본 발명에 의한 비엘피 패키지의 구조를 도시한 도면으로, (a)는 단면도, (b)는 평면도, (c)는 저면도이고, 제5도는 본 발명에 의한 비엘피 패키지가 적층된 상태를 도시한 적층상태도이다.4 is a view showing the structure of the BLP package according to the present invention, (a) is a cross-sectional view, (b) is a plan view, (c) is a bottom view, and FIG. 5 is a BLP package according to the present invention is laminated It is a lamination | stacking state figure which shows the completed state.
이에 도시된 바와 같이 본 발명에 의한 비엘피 패키지의 일 실시례의 구성은 바탐리드(18)와 칩본딩부(15)를 구비한 리드프레임(14)의 상기 칩본딩부(15)의 외측으로 와이어(19)본딩과 탑리드(17)형성이 나란히 이루어지는 인너리드(16)를 구비하고, 패키지몸체(12) 형성시에 상기 인너리드(16)상에 탑리드형성통로(20)를 형성하도록 몰딩하여 상기 탑리드형성통로(20)에 탑리드(17)를 형성하도록 된다.As shown therein, the configuration of one embodiment of the BLP package according to the present invention is outside the chip bonding portion 15 of the lead frame 14 having the battam lead 18 and the chip bonding portion 15. An inner lead 16 in which the wire 19 is bonded and the top lead 17 is formed side by side, and the top lead forming passage 20 is formed on the inner lead 16 when the package body 12 is formed. The top lead 17 is formed in the top lead forming passage 20 by molding.
상기 리드프레임(14)은 내측으로 칩본딩부(15)가 구비되고, 상기 칩본딩부(15)의 외측으로 인너리드(16)가 구비되어 이 인너리드(16)에 와이어(19)본딩과 탑리드(17) 형성이 나란히 이루어진다. 그리고 상기 칩본딩부(15)와 인너리드(16)의 하측에는 상기 바탐리드(18)가 구비된다.The lead frame 14 is provided with a chip bonding portion 15 inward, and an inner lead 16 is provided outside the chip bonding portion 15 to bond the wire 19 to the inner lead 16. Top lid 17 is formed side by side. The battam lead 18 is provided below the chip bonding unit 15 and the inner lead 16.
상기 칩본딩부(15)에는 양면테이프(13)를 사용하여 칩(C)의 가장자리부가 본딩되어 고정되고, 상기 칩(C)의 패드(미도시)와 상기 인너리드(16)사이에는 와이어(19)가 본딩되어 칩(C)과 패키지(11) 외부와의 전기적인 결선을 달성한다.The edge portion of the chip C is bonded and fixed to the chip bonding portion 15 by using a double-sided tape 13, and a wire (between the pad (not shown) and the inner lead 16 of the chip C is fixed). 19 is bonded to achieve electrical connection between the chip C and the outside of the package 11.
한편, 몰딩작업시에 상기 인너리드(16)의 와이어(19)가 본딩된 일측에, 제6도의 (b)에 도시된 바와 같이, 탑리드형성통로(20)를 형성하여 탑리드(17)를 구성하게 되는데, 상기와 같이 형성된 탑리드형성통로(20)에는 솔더볼(solder ball)(21)이나 솔더패이스트(solder paste)(22)를 채워 넣어 탑리드(17)를 형성하게 된다. 한편, 제6도의 (c)는 탑리드(17)를 형성하기 위해 솔더볼(21)을 사용한 경우이고, 제6도의 (d)는 탑리드(17)를 형성하기 위해 솔더페이스트(22)를 사용한 경우이다. 이와 같이 상기 솔더볼(21)이나 솔더페이스트(22)는 실장작업인 아이알 리플로우(IR Reflow)를 하게 되면 제6도의 (e)에 도시된 바와 같이 패키지몸체(12)의 상면으로 솔더범프(23)가 형성되어 패키지(11)를 전기적으로 서로 연결해주는 다리(Bridge)의 역할을 하도록 된다.On the other hand, as shown in (b) of FIG. 6, the top lead forming passage 20 is formed on one side where the wire 19 of the inner lead 16 is bonded during the molding operation. The top lead formation passage 20 formed as described above is filled with solder balls 21 or solder paste 22 to form the top leads 17. On the other hand, (c) of FIG. 6 is the case where the solder ball 21 is used to form the top lid 17, and (d) of FIG. 6 is the solder paste 22 is used to form the top lid 17. If it is. As such, when the solder ball 21 or the solder paste 22 is subjected to IR reflow, a solder bump 23 is formed on the upper surface of the package body 12 as shown in FIG. ) Is formed to serve as a bridge that electrically connects the package 11 to each other.
상기와 같이 구성된 본 발명에 의한 비엘피 패키지의 제조과정을 설명하면 다음과 같다.Referring to the manufacturing process of the BLP package according to the present invention configured as described above are as follows.
먼저, 상기 설명한 바와 같은 구조를 가지는 리드프레임(14)을 설계하게 된다. 즉, 와이어(19)본딩과 탑리드(17)형성이 인너리드(16)상에 나란히 이루어지는 리드프레임(14)을 설계하여 제조하게 된다.First, the lead frame 14 having the structure as described above is designed. That is, the lead frame 14 having the wire 19 bonding and the top lead 17 formed side by side on the inner lead 16 is designed and manufactured.
상기 리드프레임(14)의 칩본딩부(15)에 양면테이프(13)를 부착하여 칩(C)을 상기 칩본딩부(15)에 본딩하여 주게 된다. 그리고 상기 칩(C)의 패드(미도시)와 인너리드(16)사이를 와이어(19)를 사용하여 전기적으로 연결하여 주게 된다.The double-sided tape 13 is attached to the chip bonding portion 15 of the lead frame 14 to bond the chip C to the chip bonding portion 15. The wire C is electrically connected between the pad (not shown) of the chip C and the inner lead 16 using the wire 19.
상기와 같이 칩본딩부(15)에 칩(C)을 본딩하고 와이어본딩작업을 끝낸 후, 상기 칩(C)과 리드프레임(14)을 일정 면적 몰딩하여 패키지몸체(12)를 형성하게 된다. 이때, 상기 와이어(19)가 본딩되어 있는 인너리드(16)의 일측에 탑리드(17)를 형성하기 위한 소정 형상의 탑리드형성통로(20)를 만들어주게 된다. 여기서 상기 리드프레임(14)의 인너리드(16)에 와이어(19) 본딩과 탑리드형성통로(20)가 나란히 형성됨에 의해 종래의 패키지에서 와이어가 본딩되는 인너리드의 외측에 형성되는 탑리드의 폭 만큼 패키지몸체의 폭이 줄어들게 된다.As described above, after bonding the chip C to the chip bonding unit 15 and completing the wire bonding operation, the package body 12 is formed by molding the chip C and the lead frame 14 by a predetermined area. In this case, the top lead forming passage 20 having a predetermined shape for forming the top lead 17 is formed on one side of the inner lead 16 to which the wire 19 is bonded. Here, the wire 19 bonding and the top lead forming passage 20 are formed side by side on the inner lead 16 of the lead frame 14 so that the top lead is formed outside the inner lead to which the wire is bonded in the conventional package. The width of the package body is reduced by the width.
상기와 같이 하여 패키지몸체(12)의 형성이 완료되면, 트리밍작업을 수행하게 되는데, 이와 같은 트리밍공정은 리드프레임(14)을 일정한 형태로 잘라주는 공정이다. 그리고, 몰딩공정에서 상기 탑리드형성통로의 인너리드(16)와 바탐리드(18)에 부착된 몰딩컴파운드를 제거하여 주는 디플래쉬(Deflash)공정을 수행하게 된다.When the formation of the package body 12 is completed as described above, a trimming operation is performed. The trimming process is a process of cutting the lead frame 14 into a predetermined shape. In the molding process, a deflash process is performed to remove the molding compound attached to the inner lead 16 and the battam lead 18 of the top lead formation passage.
이와 같이 한 후 에는 상기 탑리드형성통로(20)에 솔더볼(21) 또는 솔더페이스트(22)를 채워주는 솔더필링(Solder Filling)공정을 수행하게 된다. 그리고 상기 바탐리드(18)에 솔더 코팅을 하여 주면 패키지(11)가 완성이 된다.After doing this, the solder filling process of filling the solder balls 21 or the solder paste 22 in the top lead passage 20 is performed. If the battam lead 18 is subjected to solder coating, the package 11 is completed.
한편, 상기와 같이 형성된 본 발명의 비엘피 패키지(11)를 상호적층하여 사용하게 되는데, 적층된 상태가 제5도상에 도시되어 있다.On the other hand, the BLP package 11 of the present invention formed as described above is used to be laminated with each other, the stacked state is shown in FIG.
그리고 상기 패키지(11)를 기판에 적층실장하여 패키지(11)들의 상호 접합을 달성하게 되는데 이와 같은 실장작업을 아이알 리플로우(IR Reflow: 패키지를 기판에 전기적으로 연결하기 위해 솔더와 자외선을 이용하여 서로를 부착하는 것)라고 한다. 이와 같은 과정을 거치면 상기 패키지몸체(12)의 상면에 솔더 범프(Bump)(23)가 형성되어 패키지(11)를 서로 연결해주는 다리역할을 하게 된다. 또한, 이와 같은 구조에 의하며 적층되어 있는 패키지(11) 사이에 소정의 공간을 형성하여 주므로 종래 기술에서 문제가 되는 솔더브릿지(Solder Bridge: 일종의 합선현상)가 최소화된다.In addition, the package 11 is laminated and mounted on a substrate to achieve mutual bonding of the packages 11. This mounting operation is performed using solder and ultraviolet rays to electrically connect the package to the substrate. Attaching to each other). Through such a process, a solder bump 23 is formed on the upper surface of the package body 12 to serve as a bridge connecting the packages 11 to each other. In addition, since a predetermined space is formed between the stacked packages 11 by the above structure, a solder bridge, which is a problem in the prior art, is minimized.
한편, 다수개 적층되어 있는 패키지(11)들을 서로 접합시키는 것은 패키지(11)를 기판상에 실장할 때에 사용되는 열(약 240℃)에 의해 이루어진다.On the other hand, joining the plurality of stacked packages 11 to each other is performed by heat (about 240 ° C.) used when the packages 11 are mounted on a substrate.
위에서 상세히 설명한 바와 같은 본 발명에 의한 비엘피 패키지는 인너리드상에 와이어본딩과 탑리드형성이 나란히 이루어지므로 패키지의 크기가 거의 칩의 크기에 가까워질 정도로 소형화되고, 몰딩시에 형성된 상기 탑리드형성통로에 채워진 솔더볼이나 솔더페이스트가 아이알 플로우작업을 통해 솔더범프를 형성하므로, 패키지의 적층시에 패키지 상호간에 소정의 공간이 형성되어 종래에 적층시 문제가 되던 솔더브릿지 현상이 배제되고, 패키지의 신뢰성에 악영향을 미치는 열피로 현상을 최소화 할 수 있게 되는 효과가 있다.The BLP package according to the present invention as described in detail above is wire-bonded and top lead formed on the inner lead side by side, so that the size of the package is reduced to almost the size of the chip, and the top lead formed at the time of molding Since solder balls or solder pastes filled in the passages form solder bumps through an eye flow operation, a predetermined space is formed between the packages when the packages are stacked, thereby eliminating the solder bridge phenomenon, which is a problem when stacking, and reliability of the package. There is an effect that can minimize the thermal fatigue phenomenon that adversely affects.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048722A KR0167285B1 (en) | 1995-12-12 | 1995-12-12 | Blp package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048722A KR0167285B1 (en) | 1995-12-12 | 1995-12-12 | Blp package |
Publications (2)
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| KR970053751A KR970053751A (en) | 1997-07-31 |
| KR0167285B1 true KR0167285B1 (en) | 1998-12-15 |
Family
ID=19439263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950048722A KR0167285B1 (en) | 1995-12-12 | 1995-12-12 | Blp package |
Country Status (1)
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Families Citing this family (1)
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1995
- 1995-12-12 KR KR1019950048722A patent/KR0167285B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR970053751A (en) | 1997-07-31 |
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