KR0165856B1 - 침착 터널링 산화물의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
[발명의 명칭]
침착 터널링 산화물의 제조방법
[발명의 분야]
본 발명은 집적 회로 프로세싱 분야에 관한 것으로서, 특히 전기적으로 지울 수 있는 판독 전용 메모리 장치내에 터널링(tunneling) 산화물을 침착시키는 방법에 관한 것이다.
[발명의 배경]
EEPROM 장치는 플로팅 케이트 전극상의 전하의 있거나 없음이 이원적으로 1 또는 0으로 표시되는 비휘발성 메모리 장치이다. 본 발명에 참조인용된 미국 특허 제4,579,706호에는 비휘발성의 전기적으로 변경가능한 메모리란 제목으로 EEPROM 장치가 기술되어 있다. 이러한 유형의 EEPROM 장치에 있어, 플로팅 게이트 전극은 하나이상의 터널링 산화물층에 의해 장치의 다른 전극들로부터 절연되어 있다. 터널링 산화물을 통해 플로팅 게이트 전극에 이르는 터널에 전자를 발생시키기에 충분한 프로그래밍 전극상에 전압을 인가함으로써 플로팅 게이트에 전하가 전달된다. EEPROM 장치에 있어, 터널링 산화물은 터널링 산화물이 파손되거나 와해되기전 터널링중 산화물을 가로질러 인가되는 높은 전기장하에서 단지 제한된 량의 전하만을 전도함으로써, 프로그래밍 사이클의 수는 제한되게 된다. EEPROM 배열내의 몇몇 터널링 원소에 있어서, 이러한 파손은 터널링 산화물의 고유 결함 밀도와 균일성에 따라 대략 10,000 프로그래밍 사이클이하에서 발생될 것이다.
터널링 산화물층의 특징은 EEPROM 장치의 수명과 동작에 결정적인 역할을 한다. 종래의 EEPROM 장치에 있어, 터널링 산화물은 열 산화 방법을 사용하여 산화물을 성장시킴으로써 제조되었다. 그러나 이러한 유형의 방법은 산화물 결함 밀도가 너무 높아서, 다수의 초기 파손을 초래하게 된다. 이해되는 바와 같이, 이것은 기초가 되는 실리콘내의 임의의 결함이 그 성장에 따라 실리콘 이산화물층내로 파급될 수 있기 때문이다.
더우기, 열 산화 공정중 터널링 산화물은 높은 수준의 응력을 형성한다. 이러한 현상은 결함을 발생시키며, 터널링중 산화물내에 조기 파손을 초래함으로써, 장치의 수명을 제한하게 된다. 결점이 없는 산화물층을 제공하면서, 저-응력 터널링 산화물을 열성장시키는 기법에 대해서는 어떠한 기술도 알려져 있지 않다.
[발명의 요약]
본 발명은 저압, 저온 화학증착(LPCVD)방법으로 2개의 도전체간에 터널링 산화물층을 침착하는 방법 및 장치에 관한 것이다. 이러한 증착을 위해서는 테트라에틸오르토실리케이트(TEOS)가 양호하게 사용된다. 본 발명의 방법이 EEPROM 장치내에 사용되고 폴리실리콘층이 장치를 형성하는데 사용될 때, 침착 산화물은 하기와 같이 형성된다. 본 발명에 따라서, 폴리실리콘의 제1층이 희망의 패턴으로 침착된다. 폴리실리콘 표면상에 설정된 두께의 터널링 산화물을 형성하기 위해, 실리콘 이산화물층이 테트라에틸오르토실리케이트의 분해에 의해 증착된다. 이어서 침착된 테트라에틸오르토실리케이트로부터 형성된 산화물층은 열 어닐링되며 조밀화된다. 이것은 설정 온도에서 아르곤과 같은 불활성 가스와 증기의 혼합물을 사용함으로써 이루어진다. 이러한 처리는 하나이상의 터널링층이 필요한 경우 반복될 것이다. 폴리실리콘 표면상에 향상된 망구조가 요구되는 테트라에틸오르토실리케이트를 침착하기 전에, 폴리실리콘 표면상에는 매우 얇은 산화물 열 산화물층이 성장된다.
따라서, 본 발명의 목적은 EEPROM 장치내에서 저압 화학증착 방법으로 침착될 수 있는 터널링 산화물을 제공하는 것이다.
본 발명의 다른 목적은 EEPROM 장치의 내구성을 향상시키는 것이다.
본 발명의 또 다른 목적은 EEPROM 처리에서 수율을 향상시키는 것이다.
본 발명의 목적은 EEPROM 장치의 신뢰도를 향상시키는 것이다.
본 발명의 다른 목적은 산화물층이 형성되는 재료의 하부 결함 밀도(underlying defect density)에 한정되지 않는 터널링 유전체를 제조하는 것이다.
최소 응력을 갖는 터널링 유전체를 제조하는 것이 본 발명의 또 다른 목적이다.
첨부된 도면을 참조하여 하기에 본 발명의 양호한 실시예가 상세히 서술될 것이다.
[도면의 간단한 설명]
제1도는 본 발명에 따라 구성된 3층의 두꺼운 산화물 EEPROM 장치의 단면도.
제2도는 제1도에 도시된 장치의 하나의 터널링 산화물 영역을 제조하는 방법을 도시한 흐름도.
[발명의 상세한 설명]
제1도는 본 발명의 터널링 산화물층을 양호하게 사용할 수 있는 3층 폴리실리콘 장치의 단면도이다. 제1도의 장치의 동작과 제조는 미국 특허 제4,599,706 호에 기재되어 있으나, 본 발명과의 차이점으로는 상기 미국 특허에서는 열 산화물이 사용되었지만 본 발명은 침착 산화물을 사용한 점이 다르다.
제1도의 EEPROM 장치(10)는 P-형 반도체 물질을 포함하는 지지체(12)상에 제조된다. 2개의 n+ 영역(20,22)은 지지체의 대향의 단부상에 확산된다. n- 영역(24)은 지지체(12)의 중심 상부 영역내에 확산되어 있다. n+ 소스, 드레인 영역(20,22) 및 n- 확산영역(24)은 통상적으로 공지의 확산 방법을 사용하여 형성될 수 있다. EEPROM 장치(10)는 지지체(12)로부터 격리되어 있는 폴리실리콘 전극(24)과, 터널링 산화물 영역 또는 요소(32,34)에 의해 지지체로부터 상호이격된 폴리실리콘 전극(26,28)을 부가로 포함한다. 종래의 EEPROM 장치에 있어, 이들 터널링 요소(32,34)를 형성하는데 사용되는 산화물층은 열로 성장되는데, 이것은 하부 실리콘 기판이나 폴리실리콘 영역으로부터의 결점이 터널링 산화물내로 파급될 수 있기 때문에 터널링 산화물 요소(32,34)내에 응력과 결함을 일으키는 것으로 여겨진다.
본 발명은 저압 화학 증착 방법을 사용하여 요소(32,34)를 형성하는 것에 관한 것이다. 열 산화방법에 있어, 일단 터널링 산화물이 성장하면, 연속적인 열 공정이 산화물내에 열 응력을 야기시킴으로써, 장치내에 부가적인 와해(breakdown)와 전하의 트랩-업(charge trap-up)이라는 문제를 초래하게 된다. 본 발명은 응력을 감소시키고 장치의 내구성을 증가시키기 위하여 장치의 프로세싱 도중 저온 공정을 사용하여 열 산화물 성장을 최소화시키는 것에 관한 것이다. 이러한 특징은 전자 터널링을 향상시키는 것으로 판명되었다. 또한, 산화물층을 형성하기 위해 본 발명에 따른 저압 화학 증착 방법은 하부의 기판이나 폴리실리콘으로부터 산화물내로 결함의 전달을 방지한다.
과거에는 화학 증착 방법중에 실리콘이 풍부한 SiO2를 사용하여 실리콘의 대기침착이 시도되었다. 이러한 방법중의 한가지는 수율 향상 및 고용량을 위한 실리콘-풍부 SiO2및 열 SiO2이중 유전체 (전자장치에서의 LEEE 처리, 30판, 8권, 894 페이지, 1983년 8월)라는 제목의 논문에 기술되어 있다. 이러한 문헌에 기재된 방법은 실험적인 것이며, 실리콘이 풍부한 SiO2는 화학양론적 화합물이 아니므로 침착된 산화물의 균일성에 영향을 미치는 불순물을 함유하기 때문에 터널링 산화물의 생산에 사용하기에는 부적합한 것으로 알려졌다. 또한 대기 침착의 사용에 따라 생성되는 층의 두께가 매우 다양하게되어, 실리콘이 풍부한 SiO2는 상대적으로 두꺼운 층에만 사용되게 된다. 또한, 비록 상기 방법내에 첨가된 실리콘이 이 방법에 의해 형성되는 유전체를 통한 전자 터널링에 대해 향상을 제공한다 하더라도, 하부의 실리콘 기판이나 폴리실리콘 전도층상에 표면 모양 부위의 표면을 형성하는 것 만큼 효율적이지는 않다. 이것은 실리콘이 풍부한 SiO2는 그 표면 근처에서 돌출된 실리콘 이산화물내에 실리콘 볼이나 영역을 형성하기 때문이다. 따라서, 이들은 상호간에 또는 유전체의 표면과 전도되지 않으므로써, 폴리실리콘층의 표면 모양 부위의 표면에 비해 강화된 망사 구조가 효과적이지 않다.
트렌치를 충전하거나 또는 0.5 미크론 내지 수미크론 범위에서 금속층 사이에 산화물층을 형성하기 위해, 통상적으로 사용되는 다른 침착 산화물 방법이 개발되어 왔다. 그러나, 이러한 방법들은 균일성이 빈약하고 상술한 두께에서 낮은 와해 전압(breakdown voltage)을 갖는다는 결점때문에, 터널링 산화물 요소에 필요한 요건인 얇은 층(2000Å 이하)을 형성하는데는 부적합한 것으로 알려져 있다. 이러한 방법중의 한가지는 제이.시 슈마허 캄파니로부터 구입가능하고 전형적으로 두꺼운 산화물 공정에 사용되어온 테트라에틸오르토실리케이트(TEOS)를 사용하는 것이다. 이러한 물질은 또한 테트라에틸옥시실란으로도 불리운다.
본 발명은 처리시 TEOS 침착 산화물상에 조밀화나 어닐링 단계를 사용하는 공지된 침착 산화물 방법을 변형함으로써 상술한 문제점들을 극복한다. 비교적 고온에서, TEOS 침착 산화물을 증기 및 불활성 기체 혼합물에 노출시킴으로써, TEOS 산화물의 성질이 열 성장 산화물과 동일하게 되거나 이를 능가하게 변형되는 것으로 밝혀졌다. 최종적으로 생성된 물질은 유전체 성질이 향상되었으며, 누설이 없고, 강한 전기장에서도 와해(breakdown)되지 않는다. 상기 어닐링 방법은 TEOS 침착 산화물내에 보다 큰 점성유동을 허용함으로써 더 균일한 분자결합을 제공하게 되며, 이에 따라 형성된 유전층 내에서 결함을 감소시키거나 제거한다. 양호한 어닐링 온도에서의 주위 증기가 산화물을 비교적 빠른 속도로 성장시키고 이에 따라 유전층의 두께도 증가되기 때문에, 불활성 기체는 어닐링 공정의 진행을 허용할 동안 불량한 산화물 성장 속도를 느리게 하는 부분 압력을 제공한다. 본 발명의 방법은 처리 수율을 향상시키면서, 와해전에 유전층을 통해 전도되는 층 전하를 적어도 1차수의 크기로 증가시키는 것으로 판명되었다.
제2a도 및 제2b도에 있어서, 공정(200)은 대략 400Å 두께의 게이트 산화물의 초기층이 지지체상에 침착되는 단계(202)로부터 시작된다. 상기 산화물층은 통상적인 열 산화방법으로 형성될 수 있다. 단계(204)에 있어서, 폴리실리콘의 제1층은 통상적인 폴리실리콘 침착 방법으로 형성된다. 폴리실리콘의 제1층은 대략 4000Å 두께로 침착된다. 단계(206)에 있어서, 폴리실리콘의 제1층은 폴리실리콘층에 전도성을 부여하기 위해 도핑된다. 이어서 폴리실리콘의 제1층은 단계(210)에서 마스킹될 수 있으며, 반응성 이온 에칭이나 습식 에칭 방법중 어느 하나를 사용하여 단계(212)에서 에칭될 수 있다. 본 발명의 양호한 실시예에 있어서, 전자 터널링을 촉진시키기 위하여 각 터널링 영역의 표면은 다소 불규칙하게 되는 것이 바람직하다. 이러한 불규칙한 표면이나 미소구조형 표면은 단계(216)에서 폴리실리콘층의 표면을 열로 산화시켜 형성된다. 이어서 단계(216)의 열 산화물은 에칭되어 대략 150Å 두께의 산화물층을 남긴다. 이어서 터널링 산화물층은 단계(220,222,223)에 의해 형성된다. 단계(220)에 있어서, 산화물은 양호한 기체형 매체로 TEOS 와 저압 화학 증착 시스템의 사용에 의해 비교적 얇은 열 산화물층에 침착된다. TEOS 기체는 대략 600℃의 노 온도에서 직접 견인함으로써 버블러(bubbler)를 통해 공급된다. 침착률은 주로 버블러와 노온도에 의해 조절된다. 산화물은 침착되어 250Å 내지 2000Å 두께의 산화물층을 생성한다. 이어서 이러한 산화물층은 단계(222,223)에서 어닐링된다.
700 내지 1100℃에서 1 내지 5분간 증기 및 아르곤의 기체 혼합물에 TEOS 재조 규조 이산화물층을 노출시킴으로써 단계(222)의 어닐링 공정이 실행된다. 단계(223)에서는 표면에서 산화가 부가적으로 발생되는 것을 방지하기 위해 오직 질소 분위기내에서 부가적인 열 어닐링이 이루어진다. 이것은 거의 동일한 온도에서 2 내지 20분간 실행된다. 두껍게 침착된 산화물층에 대해서는 본 기술분야에 공지된 바와 같이 급속 광학 어닐링과 같은 다른 어닐링 방법이 서로 다른 온도 및 타이밍에서 사용될 수 있다. 단계(224)에서는 4000 내지 6000Å 두께의 차후 폴리실리콘층이 통상적인 수단에 의해 침착된다. 이어서 제2폴리실리콘층이 단계(226)에서 도핑된다. 이어서 제2폴리실리콘층이 필요한지의 여부에 따라, 단계(232)에서는 공정을 단계(212)로 복귀시키거나, 단계(234)에서 공정을 종료시키게 한다. 최종적인 구조는 통상적인 수단에 따라 금속화되고 마무리 처리된다.
본 발명은 TEOS 침착 실리콘 이산화물을 사용하여 터널링 산화물을 제조하기 위한 장치 및 방법에 관한 것으로서, 본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 본 기술분야의 숙련자라면 청구범위로부터의 일탈없이 본 발명에 다양한 변형과 수정이 가해질 수 있음을 인식해야 한다.
Claims (14)
- 터널링 산화물의 제조방법에 있어서, 터널링 전자원으로 작용하는 도전성 영역을 형성하는 단계와, 상기 도전성 영역에 터널링층을 침착하는 단계와, 상기 실리콘 이산화물을 어닐링하는 단계와, 상기 도전성 영역과 도전층 사이에 바이어스가 인가될 때 상기 도전성 영역으로부터 상기 실리콘 이산화물층을 통하여 상기 도전층으로 설정된 전자 터널링이 발생되도록 상기 실리콘 이산화물층의 상부에 터널링 전자의 수용체로서 작용하는 도전층을 형성하는 단계를 포함하며, 상기 터널링층은 2000Å 이하의 층을 형성하기 위해 450℃ 내지 1000℃에서 테트라에틸오르토실리케이트 증기 사용단계를 포함하는 저압 화학 증착방법에 의해 형성된 실리콘 이산화물층을 포함하는 것을 특징으로 하는 터널링 산화물 제조방법.
- 제1항에 있어서, 상기 어닐링 단계는 700℃ 내지 1100℃의 온도에서 증기 및 불활성 기체의 혼합물에 상기 실리콘 이산화물층을 노출시키는 단계를 포함하는 것을 특징으로 하는 터널링 산화물 제조방법.
- 제2항에 있어서, 700℃ 내지 1100℃의 온도에서 1 내지 5분간 오직 질소분위기내에서 상기 실리콘 이산화물층을 열 어닐링시키는 단계를 부가로 포함하는 것을 특징으로 하는 터널링 산화물 제조방법.
- 제1항에 있어서, 상기 실리콘 이산화물층은 약 600℃의 온도에서 침착되는 것을 특징으로 하는 터널링 산화물 제조방법.
- EEPROM 장치를 프로그래밍하기 위한 터널링 전자원으로 작용하는 도전성 재료의 층을 희망의 패턴으로 침착하는 단계와, 상기 EEPROM 장치가 프로그래밍될 때 터널링 전자가 이동하는 실리콘 이산화물의 터널링층을 침착하는 단계와, 증기와 불화성 가스의 혼합물로 상기 실리콘 이산화물층을 어닐링하는 단계와, 상기 실리콘 이산화물 터널링층의 상부에 도전층을 형성하는 단계를 포함하며, 상기 터널링층은 실리콘 이산화물층이 결함이 없도록 테트라에틸오르토실리케이트의 사용 단계를 포함하는 저압 화학 증착 방법에 의해 상기 도전성 재료위에 2000Å 이하의 두께로 침착되며, 상기 도전층은 EEPROM 장치가 프로그래밍될 때 터널링 전자의 수용체로서 작용하는 것을 특징으로 하는 EEPROM 장치 제조 방법.
- 반도체 장치에서 얇은 터널링 유전체를 침착하는 방법에 있어서, 도전성 영역을 형성하는 단계와, 상기 도전성 영역이 전자 터널링을 촉진시키는 미소구조형 표면을 형성하도록 도전성 영역위에 얇은 터널링 산화물층을 열 성장시키는 단계와, 테트라에틸오르토실리케이트의 사용단계를 포함하는 저압 화학 증착 방법을 사용하여 상기 터널링 실리콘 이산화물층을 상기 열 산화물층위에 2000Å 이하의 두께로 침착하는 단계와, 상기 실리콘 이산화물층의 상부에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 얇은 터널링 유전체 침착 방법.
- 재6항에 있어서, 증기와 불활성 가스의 혼합물로 설정된 온도에서 상기 침착된 실리콘 이산화물층을 어닐링하는 단계를 부가로 포함하는 것을 특징으로 하는 얇은 터널링 유전체 침착 방법.
- 제6항에 있어서, 상기 열 성장된 산화물층은 약 150Å의 두께를 갖는 것을 특징으로 하는 얇은 터널링 유전체 침착 방법.
- 전자 터널링을 촉진시키는 미소구조형 표면을 갖는 폴리실리콘층을 원하는 패턴으로 형성하는 단계와, 테트라에틸오르토실리케이트의 사용단계를 포함하는 저압 화학 증착 방법을 사용하여 상기 터널링 실리콘 이산화물층을 상기 폴리실리콘층위에 2000Å의 이하의 두께로 침착하는 단계와, 증기와 불활성 가스의 혼합물로 상기 실리콘 이산화물층을 어닐링하는 단계와, 상기 실리콘 이산화물층의 상부에 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
- 제9항에 있어서, 상기 실리콘 이산화물층은 450℃ 내지 1000℃ 사이에서 테트라에틸오르토실리케이트를 사용하여 침착되는 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
- 원하는 패턴으로 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층상에 열 산화물층을 성장시키는 단계와, 상기 폴리실리콘층이 전자 터널링을 촉진시키는 미소구조형 표면을 형성하도록 상기 폴리실리콘층 위헤 열 산화물층을 성장시키는 단계와, 원하는 두께의 열 산화물층을 제공하기 위해 상기 열 산화물층을 에칭하는 단계와, 기체 매질로 테트라에틸오르토실리케이트를 사용하여 저압 화학 증착 방법으로 실리콘 이산화물층을 상기 에칭된 열 산화물층상에 2000Å 이하의 두께로 침착시키는 단계와, 700℃ 내지 1100℃ 온도에서 상기 실리콘 이산화물층을 증기 및 불활성 기체의 혼합물에 노출시키므로써 상기 실리콘 이산화물층을 조밀화시키고 어닐링하는 단계와, 700℃ 내지 1100℃ 온도에서 상기 실리콘 이산화물층을 질소에 노출시키므로써 상기 실리콘 이산화물층을 부가로 어닐링시키는 단계와, 상기 실리콘 이산화물층의 상부에 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
- 제11항에 있어서, 상기 열 성장된 산화물층은 상기 에칭단계후 약 150Å의 두께를 갖는 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
- 제11항에 있어서, 상기 열 성장된 산화물층은 상기 저압 화학 증착된 실리콘 이산화물층보다 얇은 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
- 제11항에 있어서, 상기 불활성 가스는 아르곤인 것을 특징으로 하는 EEPROM 장치내의 터널링 산화물 침착 방법.
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