KR0165382B1 - Capacitor fabrication method of semiconductor memory device - Google Patents
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Abstract
반도체 메모리장치의 커패시터 제조방법에 대하여 개시된다. 이는 반도체기판 상에 제1 도전층을 형성하는 제1 공정, 제1 도전층 상에 제1 물질층을 형성하는 제2 공정, 스토리지전극이 형성될 영역의 제1 물질층을 제거함으로써 제1 물질층 패턴을 형성하는 제3 공정, 제1 물질층 패턴의 측벽에 제2 도전층 패턴을 형성하는 제4 공정, 제1 물질층 패턴을 제거하는 제5 공정, 제2 도전층 패턴의 양쪽 측벽에 제2 물질층 스페이서를 형성하는 제6 공정, 결과물 전면에 제3 도전층을 형성하는 제7 공정, 및 제3 도전층, 제2 도전층 패턴 및 제1 도전층을 에치백하는 제8 공정을 포함하는 것을 특징으로 한다. 따라서, 보다 큰 셀 커패시터 용량을 최소의 면적으로 용이하게 증가시킬 수 있다.A capacitor manufacturing method of a semiconductor memory device is disclosed. This is accomplished by removing the first material layer in the first process of forming the first conductive layer on the semiconductor substrate, the second process of forming the first material layer on the first conductive layer, and the first material layer in the region where the storage electrode is to be formed. A third process of forming a layer pattern, a fourth process of forming a second conductive layer pattern on the sidewalls of the first material layer pattern, a fifth process of removing the first material layer pattern, and both sidewalls of the second conductive layer pattern A sixth step of forming a second material layer spacer, a seventh step of forming a third conductive layer on the entire surface of the resultant, and an eighth step of etching back the third conductive layer, the second conductive layer pattern, and the first conductive layer; It is characterized by including. Thus, larger cell capacitor capacity can be easily increased to a minimum area.
Description
제1a도 내지 제1c도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor memory device by a conventional method.
제2a도 내지 제2g도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도들이다.2A through 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor memory device according to the present invention.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 최소의 면적으로 보다 큰 셀 커패시터 용량을 얻을 수 있는 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory device capable of obtaining a larger cell capacitor capacity with a minimum area.
일반적으로 반도체 메모리장치, 예컨대 디램(Dynamic Random Access Mem ory; 이하 DRAM이라 칭함)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 메모리셀 면적의 감소에 따른 셀 커패시터 용량의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고, 소프트 에러율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자작동시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 커패시터 용량의 확보가 요구된다.In general, semiconductor memory devices such as DRAMs (DRAMs) are rapidly increasing in density and decreasing in unit cell area. Reducing the cell capacitor capacity due to the reduction of the memory cell area is a serious obstacle to increasing the density of DRAM, which not only reduces the readability of the memory cell, increases the soft error rate, but also makes it difficult to operate the device at low voltage. Excessive power consumption during device operation. Therefore, it is required to secure a sufficient cell capacitor capacity that does not degrade the operating characteristics of the memory cell.
축소된 셀면적, 예컨대 1기가(giga)급의 DRAM에서 0.25∼0.3μ㎡내에서 일정한 커패시터의 용량을 얻기 위해서는, 보다 복잡한 공정 및 커패시터의 구조, 예컨대 3차원구조의 사용이 불가피해지고 있다.In order to obtain a constant capacitor capacity within 0.25 to 0.3 m 2 in a reduced cell area, for example, a giga-class DRAM, the use of more complex processes and capacitor structures, such as three-dimensional structures, is inevitable.
이중 스택(Double Stack) 구조, 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 박스(Box) 구조 및 원통전극(Cylinder Electrode) 구조 등은 메모리 셀의 커패시터 용량을 증가시키기 위해 제안된 3차원적 구조의 커패시터들이다.Double stack structure, fin structure, spread stack structure, box structure and cylindrical electrode structure are three-dimensional proposed to increase the capacitor capacity of memory cell. Capacitors of red structure.
이중, 특히 원통전극 구조의 커패시터에 있어서는, 실린더를 이중으로 형성하여 셀 커패시터 용량을 증가시키는 방법이 개발되었다(참조문헌: IEEE Transcation on Electron Device '91. Crown - Shaped Stacked Capacitor Cell for 1.5V Opera tion 64Mb DRAMs, Toru Kaga).In particular, in the case of a capacitor having a cylindrical electrode structure, a method of increasing a cell capacitor capacity by forming a double cylinder has been developed (see IEEE Transcation on Electron Device '91 .Crown-Shaped Stacked Capacitor Cell for 1.5V Operation) 64 Mb DRAMs, Toru Kaga).
제1a도 내지 제1c도는 상기 이중 실린더형의 원통전극 구조를 갖는 커패시터의 제조방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor having the double cylindrical cylindrical electrode structure.
제1a도는 제1 및 제2 다결정실리콘층 (34 및 38)을 형성하는 공정을 도시한 것으로, 이는 반도체기판(10)을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막(12)을 형성한 후, 상기 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)으로 구성된 트랜지스터를 형성하는 제1 공정, 상기 드레인영역(16)과 접속하는 비트라인(20)을 형성하고, 결과물 전면에 절연막(19)을 형성한 후, 절연막 상에 그 표면이 평탄한 평탄화층(22)을 형성하는 제2 공정, 소오스영역(14) 상에 적층되어 있는 절연막(19) 및 평탄화층(22)을 부분적으로 제거하여 접촉창을 형성한 후, 이 접촉창을 다결정실리콘으로 매립하여 기둥전극(30)을 형성하는 제3 공정, 결과물 전면에 제1 산화막(24), 질화막(26) 및 제2 산화막(32)을 적층한 후, 소오스영역(14)상에 적층되어 있는 제1 산화막, 질화막 및 제2 산화막을 제거함으로써 기둥전극(30)을 표면으로 노출시키는 우물을 형성하는 제4 공정, 결과물 전면에 제1 다결정실리콘층(34)을 형성하고, 그 위에 제3 산화막을 형성한 후, 상기 제3 산화막을 식각대상물로 한 이방성식각을 행하여 상기 우물의 내측벽에 스페이서(36)를 형성하는 제5 공정 및 결과물 전면에 제2 다결정실리콘층(38) 및 제4 산화막(40)을 형성하는 제6 공정으로 이루어진다.FIG. 1A illustrates a process of forming the first and second polysilicon layers 34 and 38, which form the field oxide film 12 for dividing the semiconductor substrate 10 into an active region and an inactive region. Forming a transistor including a source region 14, a drain region 16, and a gate electrode 18 in the active region, and forming a bit line 20 connected to the drain region 16, After the insulating film 19 is formed on the entire surface of the resultant, the second step of forming the flattening layer 22 having a flat surface on the insulating film, the insulating film 19 and the flattening layer 22 stacked on the source region 14. ) Is partially removed to form a contact window, and then the contact window is embedded with polycrystalline silicon to form the pillar electrode 30. The first oxide film 24, the nitride film 26, and the first film are formed on the entire surface of the resultant. A first oxide film laminated on the source region 14 after the second oxide film 32 is laminated, A fourth step of forming a well exposing the pillar electrode 30 to the surface by removing the oxide film and the second oxide film, forming a first polysilicon layer 34 on the entire surface of the resultant, and forming a third oxide film thereon And a fifth process of forming an spacer 36 on the inner wall of the well by performing anisotropic etching using the third oxide film as an etching target, and the second polysilicon layer 38 and the fourth oxide film 40 on the entire surface of the resultant. It consists of a 6th process which forms.
제1b도는 이중 실린더형 스토리지전극을 형성하는 공정을 도시한 것으로, 이는 제2 다결정실리콘층 (제1a도의 도면부호 38)의 최상부 표면이 드러날 때까지 제4 산화막을 에치백하는 제1 공정, 표면으로 드러난 제2 다결정실리콘층을 식각함으로써 제1 다결정실리콘층(제1a도의 도면부호 34)의 최상부 표면을 노출시키는 제2 공정 및 표면으로 노출된 상기 제1 다결정실리콘층을 식각함으로써 왕관모양의 스토리지전극(100)을 완성하는 제3 공정으로 이루어진다.FIG. 1B shows a process of forming a double cylindrical storage electrode, which is a first process, surface which etches back the fourth oxide film until the top surface of the second polysilicon layer (38 in FIG. 1A) is revealed. Crown-like storage by etching the first polycrystalline silicon layer exposed to the surface and the second process of exposing the top surface of the first polycrystalline silicon layer (34 in FIG. 1a) by etching the exposed second polycrystalline silicon layer. It consists of a 3rd process of completing the electrode 100. FIG.
제1c도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로, 이는 제거되지 않고 남은 제4 산화막, 스페이서 및 제2 산화막 (제1b도의 도면부호 40, 36 및 32)을 제거하는 제1 공정, 결과물 전면에 유전체막(110)을 형성하는 제2 공정 및 결과물 전면에 다결정실리콘을 증착하여 플레이트전극(120)을 형성하는 제3 공정으로 이루어진다.FIG. 1C illustrates a process of forming the dielectric film 110 and the plate electrode 120, which replaces the remaining fourth oxide film, spacer, and second oxide film (reference numerals 40, 36, and 32 in FIG. 1B). The first process includes removing the second process, forming the dielectric film 110 on the entire surface of the product, and forming the plate electrode 120 by depositing polysilicon on the entire surface of the product.
상술한 왕관모양의 셀 커패시터에 의하면, 원통 내부에 또 다른 원통이 첨가되어 있어, 첨가된 원통의 표면적만큼 셀 커패시터의 용량을 증가시킬 수 있다.According to the crown-shaped cell capacitor described above, another cylinder is added inside the cylinder, so that the capacity of the cell capacitor can be increased by the surface area of the added cylinder.
그러나, 메모리장치의 집적도의 증가에 따라 단위 셀이 차지하는 면적은 더욱 작아지고, 이에 따라 충분한 셀 커패시터 용량의 확보를 위해 더욱 복잡한 커패시터구조가 요구된다.However, as the density of memory devices increases, the area occupied by unit cells becomes smaller, and thus, a more complicated capacitor structure is required to secure sufficient cell capacitor capacity.
본 발명의 목적을 더욱 축소된 면적으로 더 큰 셀 커패시터 용량을 얻을 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.It is an object of the present invention to provide a capacitor manufacturing method of a semiconductor memory device that can obtain a larger cell capacitor capacity with a further reduced area.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법은,A capacitor manufacturing method of a semiconductor memory device according to the present invention for achieving the above object,
반도체기판 상에 제1 도전층을 형성하는 제1 공정;A first step of forming a first conductive layer on the semiconductor substrate;
상기 제1 도전층 상에 제1 물질층을 형성하는 제2 공정;A second process of forming a first material layer on the first conductive layer;
스토리지전극이 형성될 영역의 상기 제1 물질층을 제거함으로써 제1 물질층 패턴을 형성하는 제3 공정;A third process of forming a first material layer pattern by removing the first material layer in a region where a storage electrode is to be formed;
상기 제1 물질층 패턴의 측벽에 제2 도전층 패턴을 형성하는 제4 공정;A fourth process of forming a second conductive layer pattern on sidewalls of the first material layer pattern;
상기 제1 물질층 패턴을 제거하는 제5 공정;A fifth process of removing the first material layer pattern;
상기 제2 도전층 패턴의 양쪽 측벽에 제2 물질층 스페이서를 형성하는 제6 공정;A sixth step of forming second material layer spacers on both sidewalls of the second conductive layer pattern;
결과물 전면에 제3 도전층을 형성하는 제7 공정; 및A seventh step of forming a third conductive layer on the entire surface of the resultant; And
상기 제3 도전층, 제2 도전층 패턴 및 제1 도전층을 에치백하는 제8 공정을 포함하는 것을 특징으로 한다.And an eighth step of etching back the third conductive layer, the second conductive layer pattern, and the first conductive layer.
상기 제1 물질층 및 제2 물질층은, 소정의 식각공정에 대해, 상기 제1 도전층 및 제2 도전층을 형성하는 물질과는 그 식각율이 다른 물질을 사용하여 형성하는 것이 바람직하다.The first material layer and the second material layer are preferably formed by using a material having an etching rate different from that of the material forming the first conductive layer and the second conductive layer in a predetermined etching process.
또한, 상기 제1 도전층, 제2 도전층 및 제3 도전층을 구성하는 물질은, 소정의 식각공정에 대해, 상기 제2 물질층을 구성하는 물질과는 그 식각율이 다른 것이 바람직하다.In addition, the material constituting the first conductive layer, the second conductive layer, and the third conductive layer is preferably different in etch rate from the material constituting the second material layer for a predetermined etching step.
본 발명의 일 실시예에 의하면, 상기 제1 도전층, 제2 도전층 및 제3 도전층을 구성하는 물질로는 다결정실리콘을 사용하고, 상기 제1 물질층 및 제2 물질층을 구성하는 물질로는 고온산화물, 저온산화물 및 보론-인을 포함한 실리콘(BPSG)등으로 이루어진 군에서 선택된 어느 한 물질을 사용하는 것이 바람직하다.According to an embodiment of the present invention, a material constituting the first conductive layer, the second conductive layer, and the third conductive layer is polycrystalline silicon, and the material constituting the first material layer and the second material layer. As the furnace, it is preferable to use any material selected from the group consisting of high temperature oxides, low temperature oxides and silicon containing boron-phosphorus (BPSG).
본 발명에 의한 반도체 메모리장치의 커패시터 제조방법에 의하면, 스토리지전극을 3중 실린더형으로 형성하여 스토리지전극의 표면적을 극대화함으로써 셀 커패시터의 용량을 증가시킬 수 있다.According to the method of manufacturing a capacitor of a semiconductor memory device according to the present invention, the capacity of a cell capacitor can be increased by maximizing the surface area of the storage electrode by forming the storage electrode in a triple cylinder shape.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 계속해서 제시되는 도면들에 있어서, 상기 제1a도 내지 제1c도에서 참조한 도면부호와 동일한 도면부호는 동일한 부분을 나타낸다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. In the drawings presented subsequently, the same reference numerals as those in FIGS. 1A to 1C denote the same parts.
[실시예]EXAMPLE
제2a도 내지 제2g도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도들이다.2A through 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor memory device according to the present invention.
제2a도는 트랜지스터, 비트라인(20), 제1 도전층(46) 및 제1 물질층(48)을 형성하는 공정을 도시한 단면도이다.2A is a cross-sectional view illustrating a process of forming a transistor, a bit line 20, a first conductive layer 46, and a first material layer 48.
구체적으로, 반도체기판(10)을 활성영역 및 비활성영역으로 한정하는 필드산화막(12)을 형성하는 제1 공정, 반도체기판의 상기 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)으로 이루어진 트랜지스터를 형성하는 제2 공정, 결과물 전면에 절연막(19)을 형성하여 상기 트랜지스터 사이를 절연시키는 제3 공정, 드레인영역(16) 상의 상기 절연막을 부분적으로 제거하여 접촉창을 형성하는 제4 공정, 결과물 상에 도전물질을 증착한 후 패터닝하여 상기 드레인영역(16)과 접속하는 비트라인(20)을 형성하는 제5 공정, 상기 비트라인을 다른 도전물질로부터 절연시키기 위한 절연막(21)을 형성하는 제6 공정, 결과물 전면에 절연물질을 도포한 후, 리플로우(reflow)시켜 평탄화층(22)을 형성하는 제7 공정, 상기 평탄화층 상에 식각저지층(42)을 형성하는 제8 공정, 상기 소오스영역(14) 상에 적층되어 있는 식각저지층(42), 평탄화층(22) 및 절연막(19)을 부분적으로 식각하여 접촉창을 형성하는 제9 공정, 결과물 전면에 도전물질을 증착하여 제1 도전층(46)을 형성하는 제10 공정 및 상기 제1 도전층(46) 상에 제1 물질층(48)을 형성하는 제11 공정으로 이루어진다.Specifically, a first step of forming a field oxide film 12 that defines the semiconductor substrate 10 as an active region and an inactive region, a source region 14, a drain region 16, and a gate electrode in the active region of the semiconductor substrate. A second step of forming a transistor made of (18), a third step of forming an insulating film 19 on the entire surface of the resultant to insulate the transistors, and partially removing the insulating film on the drain region 16 to form a contact window A fourth step of forming a bit line 20 to be connected to the drain region 16 by depositing and patterning a conductive material on the resultant material; and an insulating film for insulating the bit line from another conductive material. 21) a seventh step of forming an insulating material on the entire surface of the resultant, and then a seventh step of reflowing to form a planarization layer 22, an etch stop layer 42 is formed on the planarization layer The eighth Process, a ninth process of partially etching the etch stop layer 42, the planarization layer 22, and the insulating film 19 stacked on the source region 14 to form a contact window. And a tenth step of forming a first conductive layer 46 by deposition and an eleventh step of forming a first material layer 48 on the first conductive layer 46.
이때, 상기 제1 물질층의 두께에 따라, 후공정에서 상기 제1 물질층 패턴의 측벽에 형성될 도전층의 높이가 결정되고, 최종 스토리지전극에서 실린더들의 높이가 결정된다.In this case, according to the thickness of the first material layer, the height of the conductive layer to be formed on the sidewall of the first material layer pattern in the later process is determined, the height of the cylinders in the final storage electrode is determined.
또한, 상기 제1 물질층(48)은 소정의 식각공정에 대해, 상기 제1 도전층(46)을 구성하는 물질과는 다른 식각율을 가지는 물질로 형성되어야 한다.In addition, the first material layer 48 should be formed of a material having an etching rate different from that of the material constituting the first conductive layer 46 for a predetermined etching process.
구체적으로, 본 발명의 일 실시예에서는, 상기 제1 도전층(46)을 구성하는 물질로는 불순물이 도우프된 다결정실리콘을 사용하였고, 상기 제1 물질층(48)을 구성하는 물질로는 저온산화물, 고온산화물 및 BPSG등으로 구성된 군에서 선택된 어느 한 물질을 사용하였다.Specifically, in an embodiment of the present invention, polycrystalline silicon doped with impurities is used as a material constituting the first conductive layer 46, and a material constituting the first material layer 48 is used. Any material selected from the group consisting of low temperature oxide, high temperature oxide and BPSG was used.
상기 제1 도전층(46)은 후속되는 식각공정시 하부막질을 보호하는 버퍼(buffer) 역할과, 최종 스토리지전극 형태에서 3중의 실린더 각각과 하부로의 접촉을 연결하는 역할을 한다.The first conductive layer 46 serves as a buffer to protect the lower film quality during the subsequent etching process, and serves to connect a contact between each of the triple cylinders and the lower part in the form of the final storage electrode.
또한, 상기 식각저지층(42)은 후속되는 접촉창을 형성하기 위한 식각공정에서 하부의 막질을 보호할 수 있는 물질로 형성되어야 하는데, 본 발명에서는 실리콘 나이트라이드(SiN)를 사용하였다.In addition, the etch stop layer 42 should be formed of a material that can protect the film of the lower portion in the etching process for forming a subsequent contact window, the silicon nitride (SiN) was used in the present invention.
제2b도는 제1 물질층 패턴(50) 및 제1 감광막패턴(52)을 형성하는 공정을 도시한 단면도이다.2B is a cross-sectional view illustrating a process of forming the first material layer pattern 50 and the first photoresist layer pattern 52.
구체적으로, 상기 제1 물질층(제2a도의 도면부호 48) 상에 감광물질을 도포한 후, 사진식각공정을 행하여 제1 물질층 패턴형성을 위한 감광막패턴(52)을 형성하는 제1 공정, 및 상기 감광막패턴(52)을 식각마스크로 하고, 상기 제1 물질층(제2a도의 도면부호 48)을 식각대상물로 하는 이방성식각공정을 행함으로써 제1 물질층 패턴(50)을 형성하는 제2 공정으로 이루어진다.Specifically, after the photosensitive material is applied on the first material layer (48 in FIG. 2a), the first process of forming a photosensitive film pattern 52 for forming the first material layer pattern by performing a photolithography process, And a second method of forming the first material layer pattern 50 by performing an anisotropic etching process using the photoresist pattern 52 as an etching mask and using the first material layer (48 in FIG. 2A) as an etching target. The process takes place.
제2c도는 제2 도전층(54)을 형성하는 공정을 도시한 것이다.FIG. 2C illustrates a step of forming the second conductive layer 54.
구체적으로, 제1 물질층 패턴(50)이 형성되어 있는 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 침척하여 제2 도전층을 형성한다.Specifically, a second conductive layer is formed by infiltrating a conductive material such as polysilicon on the entire surface of the resultant material on which the first material layer pattern 50 is formed.
제2d도는 제2 도전층 패턴(54a)을 형성하는 공정을 도시한 것이다.FIG. 2D illustrates a process of forming the second conductive layer pattern 54a.
이는, 상기 제2 도전층(54)을 에치백함으로써 상기 제1 물질층 패턴의 내측벽에서 균일한 두께를 가지는 제2 도전층 패턴(54a)을 형성하는 제2 공정 및 상기 제1 물질층 패턴을 제거하는 제3 공정으로 이루어진다.This is the second process of forming a second conductive layer pattern 54a having a uniform thickness on the inner sidewall of the first material layer pattern by etching back the second conductive layer 54 and the first material layer pattern. It is made of a third step of removing.
이때, 상기 제2 도전층 패턴(54a)은 다결정실리콘과 같은 도전물질로 형성되고, 상기 제1 물질층 패턴의 내측벽에 형성되므로 메모리소자의 집적도를 향상시킬 수 있게 된다.In this case, the second conductive layer pattern 54a is formed of a conductive material such as polycrystalline silicon, and is formed on the inner wall of the first material layer pattern, thereby improving the integration degree of the memory device.
제2e도는 제2 물질층 스페이서(56) 및 제3 도전층(58)을 형성하는 공정을 도시한 단면도이다.2E is a cross-sectional view illustrating a process of forming the second material layer spacer 56 and the third conductive layer 58.
구체적으로, 상기 제2 도전층 패턴(54a)이 형성되어 있는 결과물 전면에 제2 물질층을 적층한 후 에치백함으로써, 상기 제2 도전층 패턴(54a)의 양쪽 측벽에 소정의 두께를 가지는 제2 물질층 스페이서(56)를 형성하는 제1 공정 및 결과물 전면에 도전물질을 증착함으로써 제3 도전층(58)을 형성하는 제2 공정으로 이루어진다.Specifically, a second material layer having a predetermined thickness on both sidewalls of the second conductive layer pattern 54a by stacking a second material layer on the entire surface of the resultant on which the second conductive layer pattern 54a is formed and then etching back. The first process of forming the second material layer spacer 56 and the second process of forming the third conductive layer 58 by depositing a conductive material on the entire surface of the resultant material.
이때, 상기 제2 물질층 스페이서(56)는, 소정의 식각공정에 대해 상기 제1 도전층(46), 제2 도전층 스페이서(54) 및 제3 도전층(58)을 구성하는 물질과는 다른 식각율을 갖는 물질로 형성되어야 하며, 상기 제3 도전층(58)은 소정의 식각공정에 대해 상기 제1 도전층(46) 및 제2 도전층을 구성하는 물질과 식각율이 비슷한 물질로 형성되어야 한다.In this case, the second material layer spacer 56 is different from the materials constituting the first conductive layer 46, the second conductive layer spacer 54, and the third conductive layer 58 for a predetermined etching process. The third conductive layer 58 may be formed of a material having a different etching rate, and the third conductive layer 58 may be formed of a material having a similar etching rate to a material forming the first conductive layer 46 and the second conductive layer for a predetermined etching process. It must be formed.
본 발명의 일 실시예에서는 상기 제2 물질층 스페이서(56)를 구성하는 물질로는 저온산화물, 고온산화물 및 BPSG등 중의 어느 한 물질을 사용하였고, 상기 제3 도전층(58)을 구성하는 물질로는 불순물이 도우프된 다결정실리콘을 사용하였다.In an embodiment of the present invention, any one of a low temperature oxide, a high temperature oxide, a BPSG, and the like is used as a material constituting the second material layer spacer 56, and a material constituting the third conductive layer 58. As the furnace, polycrystalline silicon doped with impurities was used.
제2f도는 미세실린더(60)들을 형성하는 공정을 도시한 단면도이다.FIG. 2F is a cross-sectional view illustrating a process of forming the microcylinders 60.
이는, 상기 제3 도전층 (제2e도의 도면부호 58), 제2 도전층 패턴 (제2e도의 도면부호 54) 및 제1 도전층 (제2e도의 도면부호 46)을 식각대상물로 하는 이방성식각을 결과물 전면에 실시함으로써 이루어진다.This results in anisotropic etching using the third conductive layer (reference numeral 58 in FIG. 2e), the second conductive layer pattern (reference numeral 54 in FIG. 2e), and the first conductive layer (reference numeral 46 in FIG. 2e) as an etching target. This is done by doing it in front of the result.
이때, 상기 제3 도전층은 제2 물질층 스페이서(제2e도의 도면부호 56)의 측벽에 형성되어 있는 부분을 제외한 모든 부분이 식각되며, 제1 도전층은 상기 미세실린더(60)들의 하부에 형성된 부분을 제외한 모든 부분이 식각된다.At this time, the third conductive layer is etched except for the portion formed on the side wall of the second material layer spacer (reference numeral 56 of FIG. 2e), the first conductive layer is formed on the lower portion of the micro cylinder 60 All parts except the formed part are etched.
또한, 상기 이방성식각 공정을 충분히 행함으로써 원하는 높이의 실린더들을 형성할 수 있다.In addition, by performing the anisotropic etching process sufficiently, it is possible to form cylinders of a desired height.
제2g도는 스토리지전극(200), 유전체막(210) 및 플레이트전극(220)을 형성하는 공정을 도시한 단면도이다.2G is a cross-sectional view illustrating a process of forming the storage electrode 200, the dielectric film 210, and the plate electrode 220.
이는 제2 물질층 스페이서 (제2f도의 도면부호 56)를 식각대상물로 하는 등방성식각을 행함으로써 스토리지전극(200)을 완성하는 제1 공정, 결과물 전면에 고유전물질을 도포하여 유전체막(210)을 형성하는 제2 공정 및 상기 유전체막(210) 상에 도전물질을 증착하여 플레이트전극(220)을 형성하는 제3 공정으로 이루어진다.This is a first process of completing the storage electrode 200 by isotropic etching the second material layer spacer (reference numeral 56 in FIG. 2F) as an object to be etched, and applying a high dielectric material to the entire surface of the resultant dielectric film 210. And a third process of forming a plate electrode 220 by depositing a conductive material on the dielectric film 210.
이렇게 하여 3중의 미세실린더 형태로 스토리지전극을 형성하여 그 표면적을 극대화할 수 있으므로, 셀 커패시터 용량을 증가시킬 수 있다.In this way, the storage electrode may be formed in a triple microcylinder shape to maximize its surface area, thereby increasing the cell capacitor capacity.
상술한 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법에 따르면, 스토리지 전극을 3중의 실린더형태로 형성함으로써 표면적을 극대화하여 셀 커패시터 용량을 증가시킬 수 있으며, 실린더를 형성하기 위한 제2 도전층을 제1 물질층 패턴의 내측벽에 형성함으로써 메모리장치의 집적도를 향상시킬 수 있다.According to the capacitor manufacturing method of the semiconductor memory device according to the present invention described above, by forming the storage electrode in the form of a triple cylinder, the cell capacitor capacity can be increased by maximizing the surface area, and a second conductive layer for forming the cylinder is provided. The degree of integration of the memory device can be improved by forming on the inner wall of the one material layer pattern.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.The present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008715A KR0165382B1 (en) | 1995-04-13 | 1995-04-13 | Capacitor fabrication method of semiconductor memory device |
Applications Claiming Priority (1)
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| KR1019950008715A KR0165382B1 (en) | 1995-04-13 | 1995-04-13 | Capacitor fabrication method of semiconductor memory device |
Publications (2)
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| KR960039369A KR960039369A (en) | 1996-11-25 |
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Family Applications (1)
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| KR1019950008715A KR0165382B1 (en) | 1995-04-13 | 1995-04-13 | Capacitor fabrication method of semiconductor memory device |
Country Status (1)
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| KR (1) | KR0165382B1 (en) |
-
1995
- 1995-04-13 KR KR1019950008715A patent/KR0165382B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR960039369A (en) | 1996-11-25 |
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