KR0163926B1 - Programmable data coinciding detecting circuit - Google Patents
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Abstract
이 발명은 프로그램어블 데이터 일치 검출 회로에 관한 것으로서, 데이터 버스로부터 n비트의 데이터를 입력받아 저장하는 제1입력레지스터부와, 데이터 버스로부터 또다른 n비트의 데이터를 입력받아 저장하는 제2입력 레지스터부와, 상기 두 개의 입력 레지스터부의 n비트의 데이터와 비교하기 위하여 22n까지의 수를 카운트하여 비교부로 출력하는 카운터부와, 상기 두 개의 입력 레지스터부의 n비트 데이터와 상기 카운터부의 출력 신호를 받아들여, 두 데이터를 비교하여 비교 일치 신호를 발생시키는 비교부와, 프로그램으로 최종 일치 신호를 제어하기 위한 마스크 시간을 조절하는 프로그램 레지스터부와, 상기 비교부에서 발생된 비교 일치 신호와 상기한 프로그램 레지스터부의 출력 신호를 가지고 최종 일치 신호의 출력 유무를 조절하는 마스크부로 구성되어, 원하는 시간 간격을 프로그램 방식으로 사전에 입력하여 일정한 시간 사이에서만 데이터 일치 검출 출력을 발생하게 하고자 하는 프로그램어블 데이터 일치 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable data match detection circuit, comprising: a first input register section for receiving and storing n bits of data from a data bus; and a second input register for receiving and storing another n bits of data from a data bus. And a counter unit for counting and outputting a number up to 2 2n to a comparison unit for comparison with n bits of data of the two input register units, and receiving n-bit data of the two input register units and output signals of the counter unit. A comparison unit for comparing two data to generate a comparison match signal, a program register unit for adjusting a mask time for controlling a final match signal by a program, a comparison match signal generated in the comparison unit, and the program register. Do not adjust the presence or absence of the final coincidence signal with a negative output signal. Is composed of a large, to a programmable data match detection circuit to input beforehand the desired time interval programmatically to the data it occurs only in the matching detection between the output time constant.
Description
제1도는 종래의 데이터 일치 검출 회로의 회로도.1 is a circuit diagram of a conventional data match detection circuit.
제2도는 이 발명의 실시예에 따른 프로그램어블 데이터 일치 검출 회로의 회로도.2 is a circuit diagram of a programmable data match detection circuit according to an embodiment of the present invention.
제3도는 이 발명의 실시예에 따른 마스크부 회로의 회로도.3 is a circuit diagram of a mask circuit according to an embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 마스크부 회로의 타이밍도.4 is a timing diagram of a mask unit circuit according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1입력 레지스터부 20 : 제2입력 레지스터부10: first input register section 20: second input register section
30 : 카운터부 40 : 비교부30: counter 40: comparison
50 : 프로그램 레지스터부 60 : 마스크부50: program register section 60: mask section
이 발명은 프로그램어블(programmable) 데이터 일치 검출 회로에 관한 것으로서, 더욱 상세하게 말하자면 원하는 시간 간격을 프로그램 방식으로 사전에 입력하여 일정한 시간 사이에서만 데이터 일치 검출 출력을 발생하게 하고자 하는 프로그램어블 데이터 일치 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable data coincidence detection circuit. More specifically, the present invention relates to a programmable data coincidence detection circuit. It is about.
이하, 첨부된 도면을 참조로 하여 종래의 데이터 일치 검출 회로에 대하여 설명하기로 한다.Hereinafter, a conventional data match detection circuit will be described with reference to the accompanying drawings.
제1도는 종래의 데이터 일치 검출 회로도이다.1 is a conventional data match detection circuit diagram.
제1도에 도시되어 있는 바와 같이, 종래의 데이터 일치 검출 회로의 구성은, 데이터 버스로부터 n비트 데이터를 입력받아 저장하는 제1입력 레지스터부(10)와, 데이터 버스로부터 또 다른 n비트 데이터를 입력받아 저장하는 제2입력 레지스터부(20)와, 상기 제1입력 레지스터부(10)와 제2입력 레지스터부(20)의 데이터와 비교하기 위해 22n까지의 수를 카운트하여 비교부(40)로 출력하는 카운터부(30)와, 상기 제1입력 레지스터부(10)와 상기 제2입력 레지스터부(20)의 n비트의 데이터와 상기 카운터부(30)의 출력 신호를 받아들여, 상기 두 데이터를 비교하여 일치신호(CS, Correspondence Signal)를 발생하는 비교부(40)로 이루어진다.As shown in FIG. 1, the conventional data coincidence detecting circuit has a first input register section 10 for receiving and storing n-bit data from the data bus and another n-bit data from the data bus. The comparison unit 40 counts up to 2 2n in order to compare the data with the data of the second input register unit 20 and the first input register unit 10 and the second input register unit 20. Accepts n-bit data of the counter input unit 30 and the first input register unit 10 and the second input register unit 20 and the output signal of the counter unit 30, and Comparing unit 40 by comparing the two data to generate a correspondence signal (CS, Correspondence Signal).
상기의 구성에 의한 종래의 데이터 일치 검출 회로의 동작은 다음과 같다.The operation of the conventional data coincidence detection circuit with the above configuration is as follows.
먼저 제1입력 레지스터부(10)에 1010을 라이트하고, 제2입력 레지스터부(20)에 0001을 라이트하면 카운터부(30)가 카운트하여 10100001에 도달하면 일치신호(CS)를 발생한다.First, 1010 is written to the first input register section 10 and 0001 is written to the second input register section 20. When the counter section 30 counts and reaches 10100001, the coincidence signal CS is generated.
그러나 상기한 종래의 기술은 클럭에서 분주한 타이밍 데이터와 입력 레지스터에 입력한 데이터의 일치 검출을 행하는 회로로서 레지스터의 순서에 상관없이 데이터를 입력할 때 원하지 않는 시간에서 데이터 일치 검출이 발생할 수가 있다는 문제점이 있다.However, the above-described conventional technique is a circuit for detecting coincidence of timing data divided by a clock and data input to an input register, which may cause data coincidence detection at an undesired time when data is input regardless of the order of registers. There is this.
즉, 11111111일 때 일치 신호(CS)를 발생하기 위하여 제1입력 레지스터부(10)에 1111을 라이트 하면, 제1입력 레지스터부(10)에 데이터를 라이트 하는 시간동안 카운터부(30)의 카운트는 계속 증가하여 11110001일 때 원하지 않는 일치 신호(CS)가 발생할 수 있다.That is, when 1111 is written to the first input register unit 10 to generate the coincidence signal CS at 11111111, the counter 30 counts during the time that data is written to the first input register unit 10. Continues to increase and an unwanted match signal CS may occur when 11110001.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 원하는 시간 간격을 프로그램 방식으로 사전에 입력하여 일정한 시간사이에서만 데이터 일치 검출 출력을 발생하게 하는 프로그램어블 데이터 일치 검출 회로를 제공하기 위한 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a programmable data coincidence detection circuit which generates a data coincidence detection output only within a predetermined time period by inputting a desired time interval in advance in a program manner. will be.
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 데이터 버스로부터 n비트의 데이터를 입력받아 저장하는 제1입력 레지스터부와, 데이터 버스로부터 또 다른 n비트의 데이터를 입력받아 저장하는 제2입력 레지스터부와, 상기 제1, 제2입력 레지스터부의 n비트의 데이터와 비교하기 위하여 22n까지의 수를 카운트하여 비교부로 출력하는 카운터부와, 상기 제1, 제2입력 레지스터부의 n비트 데이터와 상기 카운터부의 출력신호를 비교하여, 일치 여부를 나타내는 비교 일치 신호를 출력하는 비교부와, 마스크 시간을 조절하기 위한 제어 신호를 출력하는 프로그램 레지스터부와, 상기 비교부에서 출력되는 비교 일치 신호와 상기 프로그램 레지스터부에서 출력되는 제어 신호를 각각 논리 연산하는 다수의 논리곱 수단과, 상기 다수의 논리곱 수단의 출력 신호를 논리 연산하여 상기 제1입력 레지스터의 데이터와 카운터부의 출력 신호의 일치 여부를 나타내는 일치 신호가 출력되는 시간을 결정하기 위한 제1제어 신호를 출력하는 제1제어부와, 상기 다수의 논리곱 수단의 출력 신호를 논리 연산하여 상기 제2입력 레지스터의 데이터와 카운터부의 출력 신호의 일치 여부를 나타내는 일치 신호가 출력되는 시간을 결정하기 위한 제2제어 신호를 출력하는 제2제어부와, 상기 제1 및 제2제어신호에 따라 제1 및 제2입력 레지스터의 데이터와 상기 카운터부의 출력 신호의 일치 여부를 나타내는 최종 일치 신호를 출력하는 출력부로 이루어진 마스크부로 이루어진다.As a means for achieving the above object, the configuration of the present invention includes a first input register section for receiving and storing n bits of data from a data bus, and a second input for receiving and storing another n bits of data from the data bus. An input register unit, a counter unit for counting up to 2 2n and outputting the number to the comparison unit in order to compare with n bits of data of the first and second input register units, and n-bit data of the first and second input register units And a comparison unit for comparing the output signal of the counter unit and outputting a comparison match signal indicating whether or not a match is obtained, a program register unit for outputting a control signal for adjusting a mask time, a comparison match signal output from the comparison unit, A plurality of ANDs for logically operating the control signals output from the program register section, and the plurality of ANDs And a plurality of logics for outputting a first control signal for determining a time at which a coincidence signal indicating whether the data of the first input register matches the output signal of the counter unit is output by performing a logical operation on the output signal of the first input register. A second control unit for performing a logic operation on an output signal of a multiplying unit and outputting a second control signal for determining a time when a coincidence signal indicating whether or not the data of the second input register matches the output signal of the counter unit is output; And a mask unit including an output unit for outputting a final coincidence signal indicating whether the data of the first and second input registers match the output signal of the counter unit in accordance with the first and second control signals.
상기한 마스크부의 구성은, 상기 프로그램 레지스터부의 출력 중 첫 번째 비트와 비교부의 출력을 입력받는 제1논리곱 수단과, 상기 프로그램 레지스터부의 출력 중 두 번째 비트와 비교부의 출력을 입력받는 제2논리곱 수단과, 상기 프로그램 레지스터부의 출력 중 세 번째 비트와 비교부의 출력을 입력받는 제3논리곱 수단과, 상기 프로그램 레지스터부의 출력 중 네 번째 비트와 비교부의 출력을 입력받는 제4논리곱 수단과, 상기 제1논리곱 수단의 출력과 제2부정 논리합 수단의 출력을 입력으로 하는 제1부정 논리합 수단과, 상기 제2논리곱 수단의 출력과 제1부정 논리합 수단의 출력을 입력으로 하는 제2부정 논리합 수단과, 상기 제3논리곱 수단의 출력과 제4부정 논리합 수단의 출력을 입력으로 하는 제3부정 논리합 수단과, 상기 제4논리곱 수단의 출력과 제3부정 논리합 수단의 출력을 입력으로 하는 제4부정 논리합 수단과, 상기 제1부정 논리합 수단의 출력 신호(X)와 비교 일치 신호를 입력으로 하는 제5논리곱 수단과, 상기 제3부정 논리합 수단의 출력 신호(Y)와 비교 일치 신호를 입력으로 하는 제6논리곱 수단과, 상기 제5논리곱 수단과 상기 제6논리곱 수단의 출력을 입력으로하여 최종 일치 신호를 발생시키는 논리합 수단으로 이루어진다.The mask unit includes a first logical unit for receiving the first bit of the output of the program register unit and the output of the comparator, and a second logical unit for receiving the second bit of the output of the program register unit and the output of the comparator. Means, third logical means for receiving a third bit of the output of the program register and an output of the comparator, fourth logical means for receiving an output of the comparator and a fourth bit of the output of the program register; A first negative OR that takes as an input the output of the first logical AND means and an output of the second negative OR, and a second negative OR that uses the output of the second logical AND and the output of the first negative AND Means, the third negative AND means for inputting the output of the third AND logic means and the fourth negative AND means, and the fourth logical AND means Fourth negative logic means for inputting an output and an output of the third negative logic means, an fifth logical product means for inputting a comparison coincidence signal with the output signal X of the first negative logic means, and the third A sixth logical means for inputting a comparison coincidence signal and an output signal (Y) of a negative-orthogonal means; and a logical sum for generating a final coincidence signal as an input of the outputs of the fifth logical and sixth logical means. By means of
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.With the above configuration, the most preferred embodiment which can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 이 발명의 실시예에 따른 프로그램어블 데이터 일치 검출 회로의 회로도이다.2 is a circuit diagram of a programmable data match detection circuit according to an embodiment of the present invention.
첨부한 제2도에 도시되어 있듯이 이 발명의 실시예에 따른 프로그램어블 데이터 일치 검출 회로의 구성은, 데이터 버스로부터 n비트의 데이터를 입력받아 저장하는 제1입력 레지스터부(10)와, 데이터 버스로부터 또 다른 n비트의 데이터를 입력받아 저장하는 제2입력 레지스터부(20)와, 상기 제1, 제2입력 레지스터부의 n비트의 데이터와 비교하기 위하여 22n까지의 수를 카운트하여 비교부(40)로 출력하는 카운터부(30)와, 상기 제1, 제2 입력 레지스터부(10)(20)의 n비트 데이터와 상기 카운터부(30)의 출력 신호를 받아들여, 두 데이터를 비교하여 비교 일치 신호(CCS, Comparison Correspondence Signal)를 발생시키는 비교부(40)와, 프로그램으로 최종 일치 신호(FSC, Final Correspondence Signal)를 제어하기 위한 마스크 시간을 조절하는 프로그램 레지스터부(50)와, 상기 비교부에서 발생된 비교 일치 신호(CCS)와 상기한 프로그램 레지스터부의 출력 신호를 가지고 최종 일치 신호(FSC)의 출력 유무를 조절하는 마스크부(60)로 이루어진다.As shown in FIG. 2, the configuration of the programmable data coincidence detection circuit according to the embodiment of the present invention includes a first input register section 10 for receiving and storing n bits of data from the data bus and a data bus. A second input register section 20 for receiving and storing another n bits of data from the second input register section 20 and counting up to 2 2n in order to compare with n bits of data of the first and second input register sections. 40, the n-bit data of the first and second input registers 10 and 20 and the output signal of the counter unit 30 are received, and the two data are compared. A comparison unit 40 for generating a comparison correlation signal (CCS), a program register unit 50 for controlling a mask time for controlling a final correlation signal (FSC) with a program, and Comparator Have the above-mentioned program, the register part output signal and compares the generated matching signal (CCS) comprises a mask (60) to control the presence or absence of the final output match signal (FSC).
제3도는 이 발명의 실시예에 따른 마스크부의 회로도이다.3 is a circuit diagram of a mask unit according to an embodiment of the present invention.
첨부한 제3도에 도시되어 있듯이, 상기한 마스크부(60)의 구성은, 상기 프로그램 레지스터부(50)의 출력 중 첫 번째 비트와 비교부(40)의 출력을 입력받는 제1 AND 게이트(1)와, 상기 프로그램 레지스터부(50)의 출력 중 두 번째 비트와 비교부(40)의 출력을 입력받는 제2 AND 게이트(2)와, 상기 프로그램 레지스터부(50)의 출력 중 세 번째 비트와 비교부(40)의 출력을 입력받는 제3 AND 게이트(3)와, 상기 프로그램 레지스터부(50)의 출력 중 네 번째 비트와 비교부(40)의 출력을 입력받는 제4 AND 게이트(4)와, 상기 제1 AND 게이트(1)의 출력과 제2 NOR 게이트(6)의 출력을 입력으로 하는 제1 NOR 게이트(5)와, 상기 제2 AND 게이트의 출력과 제1 NOR 게이트(5)의 출력을 입력으로 하는 제2 NOR 게이트(6)와, 상기 제3 AND 게이트(3)의 출력과 제4 NOR 게이트(8)의 출력을 입력으로 하는 제3 NOR 게이트(7)와, 상기 제4 AND 게이트(4)의 출력과 제3 NOR 게이트(7)의 출력을 입력으로 하는 제4 NOR 게이트(8)와, 상기 제1 NOR 게이트(5)의 출력 신호(X)와 비교 일치 신호(CCS)를 입력으로 하는 제5 AND 게이트(9)와, 상기 제3 NOR 게이트(7)의 출력 신호(Y)와 비교 일치 신호(CCS)를 입력으로 하는 제6 AND 게이트(10)와, 상기 제5 AND 게이트(9)와 상기 제6 AND 게이트(10)의 출력을 입력으로하여 최종 일치 신호를 발생시키는 OR 게이트(11)로 이루어진다.As shown in FIG. 3, the configuration of the mask unit 60 may include a first AND gate that receives the first bit of the output of the program register unit 50 and the output of the comparison unit 40. 1), a second AND gate 2 which receives the second bit of the output of the program register unit 50 and the output of the comparator 40, and a third bit of the output of the program register unit 50. And a third AND gate 3 for receiving the output of the comparator 40 and a fourth AND gate 4 for receiving the fourth bit of the output of the program register 50 and the output of the comparator 40. ), A first NOR gate 5 having an output of the first AND gate 1 and an output of a second NOR gate 6, an output of the second AND gate, and a first NOR gate 5. The second NOR gate 6 which takes an output of X, as an input, and the 3rd NOR which uses the output of the said 3rd AND gate 3, and the output of the 4th NOR gate 8 as inputs. Output signal of the first NOR gate 5 and the fourth NOR gate 8 having the input 7 and the output of the fourth AND gate 4 and the output of the third NOR gate 7 as inputs. A fifth AND gate 9 having (X) and a comparison coincidence signal CCS as input, and a sixth input having an output signal Y of the third NOR gate 7 and a comparison coincidence signal CCS as input; An AND gate 10 and an OR gate 11 for generating a final coincidence signal by inputting the outputs of the fifth AND gate 9 and the sixth AND gate 10.
상기한 구성에 의한, 이 발명의 실시예에 따른 프로그램어블 데이터 일치 검출 회로의 작용은 다음과 같다.The operation of the programmable data coincidence detection circuit according to the embodiment of the present invention with the above configuration is as follows.
데이터 버스로부터 제1입력 레지스터부(10)에 n비트의 데이터가 입력되고, 제2입력 레지스터부(20)에 또다른 n비트의 데이터가 입력되면, 카운터부(30)가 22n까지의 수를 카운터 하는 도중, 상기 제1입력 레지스터부(10)와 제2입력 레지스터부(20)의 데이터에 도달하면 비교부(40)는 비교 일치 신호(CCS)를 발생하여 마스크부(60)에 공급한다.When n bits of data are input from the data bus into the first input register section 10 and another n bits of data are input into the second input register section 20, the counter section 30 is up to 2 2n . During the counter, when the data of the first input register section 10 and the second input register section 20 arrive, the comparator 40 generates a comparison coincidence signal CCS and supplies it to the mask section 60. do.
프로그램 레지스터부(50)는 데이터 버스로부터 n'비트의 데이터를 입력받아 최종 일치 신호(FCS)를 제어하기 위한 마스크 시간을 조절한다.The program register unit 50 receives n 'bits of data from the data bus and adjusts a mask time for controlling the final match signal FCS.
프로그램 레지스터부(50)의 첫 번째 및 두 번째 비트가 각각 상위 레벨(H)이 되면 제1 AND 게이트(1)와 제2 AND 게이트(2)의 입력이 동작할 준비를 하게 된다. 그후에 카운터부(30)가 카운트를 하여 01000001이 되면 제2 AND 게이트(2)의 출력이 상위 레벨(H)이 되어 일치 신호를 받아들일 준비를 하고, 종래의 데이터 일치 검출 회로의 실시예에서처럼 10100001을 제1입력 레지스터부(10)와 제2입력 레지스터부(20)에 라이트하면, 카운터부(30)가 카운트하여 10100001이 되면 일치 신호를 발생한다. 그후 카운터부(30)가 계속 카운트하여 00110001이 되면 제1 AND 게이트(1)가 상위 레벨(H)이 되어 일치 신호를 발생하지 않게 한다.When the first and second bits of the program register unit 50 become the high level H, respectively, the inputs of the first AND gate 1 and the second AND gate 2 are prepared to operate. After that, when the counter unit 30 counts to 01000001, the output of the second AND gate 2 is at the high level H, ready to accept the match signal, and as in the embodiment of the conventional data coincidence detection circuit, 10100001 Is written into the first input register section 10 and the second input register section 20, the counter section 30 counts and generates a coincidence signal when it reaches 10100001. After that, when the counter 30 continues to count and becomes 00110001, the first AND gate 1 is at an upper level H so as not to generate a coincidence signal.
계속해서 프로그램 레지스터부(50)의 세 번째, 네 번째 비트가 각각 상위 레벨(H)이 되면 위 예에서처럼 01011111에서 00000000까지만 일치 신호를 발생하게 된다.Subsequently, when the third and fourth bits of the program register unit 50 become the high level H, the coincidence signal is generated only from 01011111 to 00000000 as in the above example.
즉 종래의 데이터 일치 검출 회로의 실시예에서처럼 제1입력 레지스터부(10)와 제2입력 레지스터부(20)에 11110001의 원하지 않는 값이 순간적으로 라이트되어도 일치 신호를 발생하지 않게 되는 것이다.That is, as in the embodiment of the conventional data coincidence detection circuit, even if an unwanted value of 11110001 is instantaneously written to the first input register section 10 and the second input register section 20, the coincidence signal is not generated.
즉, 제1 NOR 게이트(5)의 출력신호(X)의 값은 카운터부(30)가 01000001에서 00110001까지에서만 상위 레벨(H) 신호를 발생하고 제3 NOR 게이트(7)의 출력신호(Y)의 값은 카운터부(30)가 01011111에서 00000000까지에서만 상위 레벨(H) 신호를 발생하여 이 범위에서만 일치 신호를 발생하게 한다.That is, the value of the output signal X of the first NOR gate 5 may be set so that the counter 30 generates the high level signal H only from 01000001 to 00110001 and output signal Y of the third NOR gate 7. ) Causes the counter unit 30 to generate the high level (H) signal only from 01011111 to 00000000 to generate the coincidence signal only within this range.
이상에서와 같이 이 발명의 실시예에서, 원하는 시간 간격을 프로그램 방식으로 사전에 입력하여 일정한 시간 사이에서만 데이터 일치 검출 출력을 발생하게 하는 효과를 가진 프로그램어블 데이터 일치 검출 회로를 제공할 수 있다.As described above, in the exemplary embodiment of the present invention, a programmable data match detection circuit having an effect of generating a data match detection output only between a predetermined time by inputting a desired time interval in advance programmatically can be provided.
이 발명의 이러한 효과는 마이컴(MICOM) 등의 데이터 일치 검출 회로 분야에 이용될 수 있다.This effect of the present invention can be used in the field of data coincidence detection circuit such as MICOM.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021916A KR0163926B1 (en) | 1995-07-24 | 1995-07-24 | Programmable data coinciding detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021916A KR0163926B1 (en) | 1995-07-24 | 1995-07-24 | Programmable data coinciding detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970007675A KR970007675A (en) | 1997-02-21 |
| KR0163926B1 true KR0163926B1 (en) | 1998-12-15 |
Family
ID=19421431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950021916A KR0163926B1 (en) | 1995-07-24 | 1995-07-24 | Programmable data coinciding detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0163926B1 (en) |
-
1995
- 1995-07-24 KR KR1019950021916A patent/KR0163926B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970007675A (en) | 1997-02-21 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050802 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |