KR0163905B1 - Forced input device of arithmetic logic unit - Google Patents

Abstract

이 발명은 산술 논리 연산장치의 입력 강제 회로에 관한 것으로, 프로그램으로부터 제어신호를 입력받아 그에따라 적절한 제어신호를 출력하기 위한 마이크로 코드 롬과; 상기 마이크로 코드 롬의 제어신호를 입력받아, 입력받은 데이터를 이용하기에 편리한 형태로 변환하기 위한 데이터 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이터 변환부로부터 입력되는 데이터를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로의 출력 데이터와 상기 데이터 변환부의 출력 데이터를 연산하기 위한 산술 논리 연산장치를 포함하여 구성되어, 실제 제어하려는 대상에 적합한 지원만을 해줌으로써 간단하면서 작은 면적을 차지하는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치에 관한 것이다.The present invention relates to an input forced circuit of an arithmetic logic operation device, comprising: a micro code ROM for receiving a control signal from a program and outputting an appropriate control signal accordingly; A data converter configured to receive the control signal of the microcode ROM and convert the received data into a form convenient for use; An input forced circuit of an arithmetic logic operation unit for processing data inputted from the data conversion unit in accordance with the control signal of the microcode ROM; An arithmetic logic operation unit configured to receive a control signal of the microcode ROM, and to calculate output data of an input forced circuit of the arithmetic logic operation unit and output data of the data conversion unit, and suitable for a target to be actually controlled. An input compulsory device for an arithmetic logic unit characterized in that it occupies a simple and small area by providing only support.

Description

산술 논리 연산장치의 입력 강제 장치Input Force Device of Arithmetic Logic Unit

제1도는 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 블록 구성도.1 is a block diagram of an input forcing device of an arithmetic logic unit according to an embodiment of the present invention.

제2도는 이 발명의 실시예에 따른 산술 논리 연산장치의 상세 회로도.2 is a detailed circuit diagram of an arithmetic logic operation apparatus according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 데이터 변환부 2 : 마이크로 코드 롬1: data conversion unit 2: microcode ROM

3 : 산술 논리 연산장치의 입력 강제 회로 4 : 산술 논리 연산장치3: input forced circuit of the arithmetic logic operation unit 4: arithmetic logic operation unit

이 발명은 산술 논리 연산장치의 입력 강제 장치에 관한 것으로, 더욱 상세하게 말하자면 중앙처리장치(Central Processing Unit)의 분산 처리되는 여러 기능들을 디코더를 이용하여 한 부분으로 집중함으로써 회로가 간단하고 작은 면적을 차지하도록 하는 산술 논리 연산장치의 입력 강제 장치에 관한 것이다.The present invention relates to an input coercion device of an arithmetic logic operation unit. More specifically, a circuit is simplified and a small area can be obtained by concentrating the distributed processing functions of a central processing unit into one part using a decoder. An input forcing device of an arithmetic logic operation unit to occupy.

일반적으로, 산술 논리 연산장치(ALU : Arithmetic Logic Unit)는 데이터에 대하여 실제적으로 산술 및 논리 연산을 행하는 부분이다.In general, an Arithmetic Logic Unit (ALU) is a part that actually performs arithmetic and logical operations on data.

컴퓨터 시스템의 다른 요소들, 즉, 제어장치, 레지스터, 기억장치 및 입출력장치는 처리될 데이터를 산술 논리 연산장치로 가져오거나 그 결과를 다시 가져가는 기능을 할 뿐이다.Other elements of the computer system, i.e., the control, registers, memory and input / output, merely serve to bring the data to be processed to the arithmetic logic operation unit or to bring back the result.

따라서, 산술 논리 연산장치는 컴퓨터의 가장 중요한 요소이다.Thus, arithmetic logic units are the most important element of a computer.

산술 논리 연산장치는 단순히 오퍼랜드의 연산작용 뿐만이 아니라 기억장치의 유효주소나 프로그램이 동작중에 생기는 인터럽트의 발생을 처리하는데도 이용된다.Arithmetic logic units are used not only to operate on operands but also to handle the generation of interrupts that occur during the effective address of a memory device or a program.

이러한 경우에 산술 논리 연산장치의 전단에 이러한 기능들을 판단하고, 그에 따라 적절한 조치를 취하는 회로를 부가하여야 한다.In this case, a circuit must be added to the front end of the arithmetic logic unit to determine these functions and take appropriate action accordingly.

종래의 중앙처리장치는 어떠한 특정 목적으로 사용되기 위하여 설계된 것이 아니라 범용으로 설계가 되어 있으므로, 여기에 이용되는 회로는 복잡해지고 개수도 많아지는 단점이 있다.Conventional central processing unit is not designed to be used for any particular purpose, but because it is designed for a general purpose, there is a disadvantage that the circuit used here is complicated and the number increases.

그러므로 본 발명의 목적은 종래의 단점을 해결하기 위한 것으로, 실제 제어하려는 대상에 적합한 지원만을 해줌으로써 간단하면서 작은 면적을 차지하는 산술 논리 연산장치의 입력 강제 장치를 제공하고자 하는 것이다.Therefore, an object of the present invention is to solve the disadvantages of the prior art, and to provide an input forcing device of an arithmetic logic operation unit that takes a simple and small area by providing only a support suitable for an actual control target.

상기 목적을 달성하고자 하는 이 발명의 구성은, 프로그램으로부터 제어신호를 입력받아 그에 따라 적절한 제어신호를 출력하기 위한 마이크로 코드 롬과; 상기 마이크로 코드 롬의 제어신호를 입력받아, 입력받은 데이터를 이용하기에 편리한 형태로 변환하기 위한 데이터 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이터 변환부로부터 입력되는 데이터를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로의 출력 데이터와 상기 데이터 변환부의 출력 데이터를 연산하기 위한 산술 논리 연산장치를 포함하여 이루어진다.To achieve the above object, a configuration of the present invention includes: a microcode ROM for receiving a control signal from a program and outputting an appropriate control signal accordingly; A data converter configured to receive the control signal of the microcode ROM and convert the received data into a form convenient for use; An input forced circuit of an arithmetic logic operation unit for processing data inputted from the data conversion unit in accordance with the control signal of the microcode ROM; And an arithmetic logic operation unit configured to receive a control signal of the microcode ROM, and to calculate output data of an input forced circuit of the arithmetic logic operation unit and output data of the data conversion unit.

상기 구성에 의하여 이 발명을 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로하여 설명하면 다음과 같다.When described with reference to the accompanying drawings the most preferred embodiment which can implement this invention by the above configuration as follows.

제1도는 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 블록 구성도이다.1 is a block diagram of an input forcing device of an arithmetic logic operation apparatus according to an embodiment of the present invention.

제1도에 도시되어 있듯이, 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 구성은, 프로그램으로부터 제어신호를 입력받아 그에 따라 적절한 제어신호를 출력하기 위한 마이크로 코드 롬(2)과; 상기 마이크로 코드 롬(2)의 제어신호를 입력받아, 입력받은 데이터를 16비트로 변환하기 위한 데이터 변환부(1)와; 상기 마이크로 코드 롬(2)의 제어신호에 따라 상기 데이터 변환부(1)로부터 입력되는 16비트 데이터를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로(3)와; 상기 마이크로 코드 롬(2)의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로(3)의 출력 데이터와 상기 데이터 변환부(1)의 출력 데이터를 연산하기 위한 산술 논리 연산장치(4)를 포함하여 이루어진다.As shown in FIG. 1, the configuration of the input forced device of the arithmetic logic operation apparatus according to the embodiment of the present invention includes a microcode ROM 2 for receiving a control signal from a program and outputting an appropriate control signal accordingly. ; A data converter (1) for receiving the control signal of the microcode ROM (2) and converting the received data into 16 bits; An input forced circuit (3) of an arithmetic logic operation unit for processing 16-bit data input from said data converter (1) in accordance with the control signal of said microcode ROM (2); An arithmetic logic operation unit 4 for receiving the control signal of the microcode ROM 2 and calculating the output data of the input forced circuit 3 of the arithmetic logic operation unit and the output data of the data conversion unit 1. )

상기한 마이크로 코드 롬(2)은 프로그램의 실행시에 프로그램 논리 배열(PLA : Programable Logic Array)에 의해 제어신호를 입력받는다.The microcode ROM 2 receives a control signal by a programmable logic array (PLA) when a program is executed.

상기 구성에 의한 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 작용은 다음과 같다.The operation of the input forcing device of the arithmetic logic unit according to the embodiment of the present invention by the above configuration is as follows.

데이터 변환부(1)의 데이터가 산술 논리 연산장치의 입력 강제 회로(3)의 입력으로 들어오고, 조금 지난후 한 번 더 데이터 변환부(1)의 데이터가 산술 논리 연산장치(4)의 다른 입력으로 들어온다.The data of the data conversion unit 1 enters the input of the input forced circuit 3 of the arithmetic logic operation unit, and after a while, the data of the data conversion unit 1 is changed to the other of the arithmetic logic operation unit 4. Comes in as input.

상기 데이터들이 산술 논리 연산장치(4)의 입력으로 들어온 후, 산술 논리 연산장치(4)의 연산이 이루어지는데, 이때 산술 논리 연산장치의 입력 강제 회로(3)를 거친 데이터들은 처음 데이터 변환부(1)로부터 입력된 데이터가 아니라 마이크로 코드 롬(2)에서 나오는 마이크로 명령에 따라 그 값이 결정된다.After the data enters the input of the arithmetic logic operation unit 4, the operation of the arithmetic logic operation unit 4 is performed, wherein the data passing through the input forced circuit 3 of the arithmetic logic operation unit is the first data conversion unit ( The value is determined not by the data input from 1) but by the micro instruction coming out of the microcode ROM 2.

이 과정을 좀더 상세히 설명하면 다음과 같다.This process is explained in more detail as follows.

먼저 사용자가 작업 프로그램을 실행시키면 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 동작이 시작된다.First, when the user executes the work program, the operation of the input forced device of the arithmetic logic unit according to the embodiment of the present invention is started.

동작이 시작되면, 데이터가 프로그램으로부터 데이터 변환부(1)로 입력되고, 제어신호가 마이크로 코드 롬(2)으로 입력된다.When the operation starts, data is input from the program to the data conversion section 1, and a control signal is input to the micro code ROM 2.

그러면, 마이크로 코드 롬(2)으로부터 제어신호에 해당하는 신호가 데이터 변환부(1) 및 산술 논리 연산장치의 입력 강제 회로(3)에 각각 입력된다.Then, the signals corresponding to the control signals are input from the microcode ROM 2 to the data converter 1 and the input forced circuit 3 of the arithmetic logic unit, respectively.

다음, 데이터 변환부(2)에서 16비트 데이터로 변환된 데이터가 산술 논리 연산장치(4) 및 산술 논리 연산장치의 입력 강제 회로(3)에 입력된다.Next, data converted into 16-bit data by the data conversion unit 2 is input to the arithmetic logic operation unit 4 and the input forced circuit 3 of the arithmetic logic operation unit.

첫 번째로, 프로그램으로부터 마이크로 코드 롬(2)으로 입력된 제어신호가 산술 논리 연산장치(4)가 고유기능을 수행하도록 하는 명령이라면, 산술 논리 연산장치의 입력 강제 회로(3)로 입력된 16비트 데이터는 그대로 산술 논리 연산장치(4)로 출력된다.First, if the control signal input from the program to the microcode ROM 2 is a command to cause the arithmetic logic operation unit 4 to perform an inherent function, 16 input to the input forced circuit 3 of the arithmetic logic operation unit. The bit data is output to the arithmetic logic operation unit 4 as it is.

그러면, 산술 논리 연산장치(4)는 산술 논리 연산장치의 입력 강제 회로(3)의 데이터와 데이터 변환부(1)의 순차적으로 들어오는 데이터를 가지고, 산술 또는 논리 연산을 수행한 후, 그 결과를 레지스터부(5)에 저장한다.Then, the arithmetic logic operation unit 4 has the data of the input forced circuit 3 of the arithmetic logic operation unit and the data which is sequentially input from the data conversion unit 1, performs an arithmetic or logic operation, and then returns the result. Stored in the register section 5.

두 번째로, 프로그램으로부터 마이크로 코드 롬(2)으로 입력된 제어신호가 프로그램 카운터(2)의 증감을 계산하도록 하는 기능이라면, 산술 논리 연산장치의 입력 강제 회로(3)는 2를 강제하게 되며, 따라서 산술 논리 연산장치(4)는 데이터 변환부(1)의 데이터에 2를 더하여 그 결과를 레지스터부(5)에 저장한다.Secondly, if the control signal inputted from the program to the microcode ROM 2 is a function to calculate the increase and decrease of the program counter 2, the input forced circuit 3 of the arithmetic logic unit will force 2, Therefore, the arithmetic logic operation unit 4 adds 2 to the data of the data conversion unit 1 and stores the result in the register unit 5.

세 번째로, 프로그램으로부터 마이크로 코드 롬(2)으로 입력된 제어신호가 인터럽트시에 상태 레지스터를 매스킹(Masking)하기 위한 신호라면, 산술 논리 연산장치의 입력 강제 회로(3)는 020F의 16진수값을 강제하게 되며, 따라서 산술 논리 연산장치(4)는 데이터 변환부(1)의 데이터에 020F를 논리곱연산하여 그 결과를 레지스터부(5)에 저장한다.Thirdly, if the control signal input from the program to the microcode ROM 2 is a signal for masking the status register at the time of interruption, the input coercion circuit 3 of the arithmetic logic unit is a 020F hexadecimal number. The value is forced, and therefore, the arithmetic logic operation unit 4 performs an AND operation on the data of the data conversion unit 1 and stores the result in the register unit 5.

네 번째로, 프로그램으로부터 마이크로 코드 롬(2)으로 입력된 제어신호가 팝(POP) 명령 등에서 스택주소의 증감을 지원하기 위한 신호라면, 산술 논리 연산장치의 입력 강제 회로(3)는 0 또는 2를 강제하게 되며, 따라서 산술 논리 연산장치(4)는 데이터 변환부(1)의 데이터에 0 또는 2를 더하여 그 결과를 레지스터부(5)에 저장한다.Fourth, if the control signal input from the program to the microcode ROM 2 is a signal for supporting the increase or decrease of the stack address in a POP instruction or the like, the input forced circuit 3 of the arithmetic logic unit is 0 or 2; Therefore, the arithmetic logic operation unit 4 adds 0 or 2 to the data of the data conversion unit 1 and stores the result in the register unit 5.

다섯 번째로, 프로그램으로부터 마이크로 코드 롬(2)으로 입력된 제어신호가 논리적인 반전 기능을 수행하도록 하는 신호라면, 산술 논리 연산장치의 입력 강제 회로(3)는 데이터 변환부(1)를 통과하여 나온 데이터에 익스클루시브 오아연산을 실시한 후, 그 결과를 레지스터부(5)에 저장한다.Fifth, if the control signal input from the program to the microcode ROM 2 is a signal for performing a logical inversion function, the input forced circuit 3 of the arithmetic logic unit passes through the data converter 1 Exclusive O-calculation is performed on the generated data, and the result is stored in the register section 5.

상기한 과정에서 산술 논리 연산장치의 입력 강제 회로(3)를 상세한 회로를 참조하여 자세히 설명하면 다음과 같다.In the above process, the input forced circuit 3 of the arithmetic logic unit will be described in detail with reference to the detailed circuit.

제2도는 이 발명의 실시예에 따른 산술 논리 연산장치의 상세 회로도이다.2 is a detailed circuit diagram of an arithmetic logic operation apparatus according to an embodiment of the present invention.

제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 산술 논리 연산장치의 구성은, 마이크로 코드 롬(2)의 제어신호 및 여러신호를 입력받아, 그에 따라 알맞은 기능을 수행할 수 있도록 제어신호를 출력하기 위한 입력부(21)와; 상기 입력부(21)로부터 출력되는 제어신호가 정확히 출력될 수 있도록 하기 위한 신호 전달부(22)와; 상기 신호전달부(22)로부터 출력되는 신호를 배타적 논리합(XOR : Exclusive OR) 연산하여 출력하는 출력부(23)로 이루어진다.As shown in FIG. 2, the structure of the arithmetic logic operation apparatus according to the embodiment of the present invention receives a control signal and various signals of the microcode ROM 2, so that the control signal can perform a proper function accordingly. An input unit 21 for outputting; A signal transmitter 22 for accurately outputting a control signal output from the input unit 21; The output unit 23 is configured to output an exclusive OR (XOR) operation of the signal output from the signal transmission unit 22.

상기 구성에 의한 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 회로의 동작은 다음과 같다.The operation of the input forced circuit of the arithmetic logic operation apparatus according to the embodiment of the present invention by the above configuration is as follows.

첫 번째로, 마이크로 코드 롬(2)으로부터 디코더(24)로 입력된 제어신호가 산술 논리 연산장치(4)가 고유기능을 수행하도록 하는 명령이라면, 디코더(24)의 출력신호는 Y7이다.First, if the control signal input from the microcode ROM 2 to the decoder 24 is a command to cause the arithmetic logic operation unit 4 to perform a unique function, the output signal of the decoder 24 is Y7.

그러면, 플립플롭(31)에 하이신호가 인가되며, 플립플롭(31)에서 출력되는 하이신호는 앤드게이트(32)로 인가된다. 이때, 연산장치의 입력데이터(AIN0:15)가 출력신호(0~15)로 나가게 된다.Then, a high signal is applied to the flip-flop 31, and the high signal output from the flip-flop 31 is applied to the AND gate 32. At this time, the input data AIN0: 15 of the arithmetic unit goes out to the output signals 0-15.

두 번째로, 입력된 제어신호가 프로그램 카운터(2)의 증감을 위한 것이라면, 디코더(24)의 출력신호는 Y2가 된다.Secondly, if the input control signal is for the increase or decrease of the program counter 2, the output signal of the decoder 24 becomes Y2.

그러면, 그 출력신호(Y2)는 오아 게이트(30)를 통과하여 플립플롭(34)을 거쳐서 복합 게이트(38)를 통과한 후 인버터(43)에서 반전되어 출력된다(X0).Then, the output signal Y2 passes through the OR gate 30, passes through the flip-flop 34, passes through the composite gate 38, and is inverted and output from the inverter 43 (X0).

이 경우 출력신호(X0)만이 하이상태로 되고, 나머지 출력신호는 로우상태이다.In this case, only the output signal X0 goes high, and the remaining output signals are low.

세 번째로, 입력된 제어신호가 인터럽트 매스킹(Interupt Masking)용으로 사용된다면, 디코더(24)의 출력신호는 Y3가 된다.Thirdly, if the input control signal is used for interrupt masking, the output signal of the decoder 24 becomes Y3.

그러면, 출력신호(Y3)는 오아 게이트(29, 30)의 입력과 플립플롭(35)의 입력으로 사용된다.The output signal Y3 is then used as the input of the OR gates 29 and 30 and the input of the flip-flop 35.

상기 소자들(29, 30, 35)의 출력은 복합 게이트(36, 38, 40)를 거쳐서, 최종출력 신호로 020F를 발생시킨다.The outputs of the elements 29, 30, 35 pass through the composite gates 36, 38, 40 to generate 020F as the final output signal.

네 번째로, 입력된 제어신호가 스택의 주소증감에 이용되는 경우 디코더(24)의 출력신호는 Y4가 된다.Fourth, when the input control signal is used to increase or decrease the address of the stack, the output signal of the decoder 24 becomes Y4.

이 신호(Y4)는 인버터(27)를 거쳐, 입력신호(IR3)에 따라 노아 게이트(26)의 출력을 하이나 로우로 결정한다.This signal Y4 passes through the inverter 27 and determines the output of the NOR gate 26 to high or low according to the input signal IR3.

이 경우 입력신호(IR3)가 하이인 경우 최종출력은 2를 강제하고, 입력신호(IR3)가 로우이면, 0이 출력된다. 이때, IR3은 마이크로 코드 롬(2)으로부터 입력된다.In this case, the final output forces 2 when the input signal IR3 is high, and 0 when the input signal IR3 is low. At this time, IR3 is input from the microcode ROM 2.

다섯 번째로, 입력된 제어신호가 논리적 반전으로 사용된 경우 입력신호(CMP)는 하이신호가 들어오고, 디코더(24)의 출력은 Y7이 되어서 입력된 데이터 AIN0:15는 모두 통과된 후 익스클루시브 오아 게이트(23)에서 반전되어 출력신호(0~15)가 된다.Fifthly, when the input control signal is used as a logical inversion, the input signal CMP is a high signal, the output of the decoder 24 is Y7, and all the input data AIN0: 15 has been passed. Inverted at the sheave oar gate 23 results in output signals 0 to 15.

여섯 번째로, RD_NULL 신호는 하이상태가 되는 경우, CMP신호가 하이시 출력신호가 모두 하이상태로 되고 로우시 출력신호는 모두 로우가 된다.Sixth, when the RD_NULL signal goes high, all of the CMP signals go high and the low output signals go low.

제2도에 표시된 FRC0:2는 마이크로 코드 롬(2)으로부터 입력되며, 이 신호를 디코딩하여 위의 다섯가지 역할중 하나의 동작을 저장하도록 하는 것이다. 이것은 또한 위에서 언급한 5가지 역할 뿐만 아니라 현재 사용되지 않은 출력값 Y0, Y5, Y6를 이용하여 부가적인 다른 기능을 확장할 수도 있다.The FRC0: 2 shown in FIG. 2 is input from the microcode ROM 2 to decode this signal to store the operation of one of the above five roles. It can also extend additional functions by using the five roles mentioned above as well as the outputs Y0, Y5 and Y6 that are not currently used.

이상에서와 같이, 이 발명의 실시예에서 실제 제어하려는 대상에 적합한 지원만을 해줌으로써 간단하면서 작은 면적을 차지하는 잇점이 있는 산술 논리 연산장치의 입력 강제 장치를 제공할 수 있다.As described above, in the embodiment of the present invention, by providing only the support suitable for the actual object to be controlled, it is possible to provide an input coercion device of the arithmetic logic unit having a simple and small area.

Claims (3)

프로그램의 수행에 따라 외부로부터 입력되는 신호를 입력받아, 그에 해당하는 제어신호를 출력하는 마이크로 코드 롬과; 상기 마이크로 코드 롬의 제어신호에 따라 외부의 데이터를 입력받아 일정한 형태로 변환하는 데이터 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이터 변환부로부터 입력되는 데이터를 처리하여 출력하는 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 입력 강제 회로의 출력 데이터와 상기 데이터 변환부의 출력 데이터를 연산하기 위한 산술 논리 연산장치를 포함하여 구성되어 짐을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.A microcode ROM receiving a signal input from the outside according to the execution of the program and outputting a control signal corresponding thereto; A data converter configured to receive external data according to the control signal of the micro code ROM and convert the external data into a predetermined form; An input forced circuit for processing and outputting data input from the data converter according to the control signal of the microcode ROM; And an arithmetic logic operation unit configured to calculate output data of the input coercion circuit and output data of the data conversion unit according to the control signal of the microcode ROM. 제1항에 있어서, 상기한 데이터 변환부는 모든 입력데이터를 16비트로 변환하여 출력하는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.The apparatus of claim 1, wherein the data converter converts all input data into 16 bits and outputs the converted data. 제1항에 있어서, 상기한 입력 강제 회로는, 상기 마이크로 코드 롬(2)의 제어신호 및 여러신호를 입력받아, 그에 따라 알맞은 기능을 수행할 수 있도록 제어신호를 출력하기 위한 입력부(21)와; 상기 입력부(21)로부터 출력되는 제어신호가 정확히 출력될 수 있도록 하기 위한 신호 전달부(22)와; 상기 신호전달부(22)로부터 출력되는 신호를 익스클루시브 오아 연산하여 출력하는 출력부(23)로 구성되어 짐을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.The input forced circuit of claim 1, further comprising: an input unit 21 for receiving a control signal and various signals of the microcode ROM 2 and outputting a control signal to perform a proper function accordingly; ; A signal transmitter 22 for accurately outputting a control signal output from the input unit 21; And an output unit (23) for outputting an exclusive OR operation on the signal output from the signal transmission unit (22).