KR0160542B1 - 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법 - Google Patents

모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법 Download PDF

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Abstract

고주파수 대역(800㎒~10㎓)의 모노리틱마이크로웨이브 집적회로(MIC)의 제작을 가능하게 하는 실리콘 기판의 구조 및 그 제조방법이 개시된다.
활성영역의 양측면에 그리고 실리콘 반도체 기판(40) 위에는 두개의 트렌치가 형성되고, 두 트렌치 각각의 내에는 900Å 정도의 산화막(47), 4000Å 정도의 저온 산화막(48), 2000Å 정도의 실리콘 산화막(49)이 형성되며 그 내부에는 산화막(50)이 채워진다.
두 트렌치의 외측의 비활성영역에도 다공질실리콘 산화층이 형성된다.
이런 구조의 실리콘 기판을 MMIC의 제작에 적용하면 제품의 생산성을 높이고 원가를 절감할 수 있게 된다.

Description

모노리틱마이크로웨이브 집적회로용 기판 및 그 제조방법
제1도는 종래의 기술에 따른 모노리틱마이크로웨이브 집적회로(mmic)용 실리콘 기판의 구조를 나타낸 단면도.
제2도는 종래의 기술에 따른 MMIC용 갈륨비소 기판의 구조를 나타낸 단면도.
제3도는 본 발명의 바람직한 실시예에 따른 MMIC용 실리콘 기판의 구조를 나타낸 단면도.
제4a도 내지 제4f도는 본 발명의 바람직한 실시예에 따른 MMIC용 실리콘 기판을 제조하는 방법을 공정순서대로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
40 : 실리콘 기판 40a : 확산층
41 : 에피택셜 층 42 : 매몰층
43 : 콜렉터 44, 48, 50, 53 : 산화막
45, 49 : 실리콘 질화막 56 : 다공질 실리콘층
57 : 다공질 실리콘 산화층
본 발명은 모노리틱마이크로웨이브 집적회로(monolithic microwave integrated circuit, 이하 MMIC라 칭함)용 기판 및 그것의 제조방법에 관한 것으로, 더 구체적으로는 고주파수 대역(800㎒~10㎓)의 MMIC의 제작을 가능하게 하는 실리콘 기판 및 그 제조방법에 관한 것이다.
지금까지는, 고주파수 대역(800㎒~10㎓)의 MMIC 또는 하이브리드 마이크로웨이브 집적회로(hybrid microwave integrated circuits, 이하 HMIC라 칭함)용 기판으로서, 불순물의 농도가 높고 낮음에 따라 800㎒~10㎓의 고주파대역에서 전송신호의 감쇄가 크게 일어나는 실리콘 기판 대신 비록 상대적으로 고가이고 낮은 수율을 갖지만 전송신호의 감쇄가 작게 일어나는 반절연 갈륨비소 기판(semi-insulating GaAs substrate)이 주로 사용되어 왔다.
이중접합 쌍극자 트랜지스터(heterojunction bipolar transistor, 이하 HBT라 칭함) 기술의 발전에 따라, 고주파수 대역에서의 전송신호의 감쇄가 갈륨비소 기판의 그것과 대등한 정도의 수준으로 일어나는 실리콘 기판의 제조가 가능하게 되며, 일반적으로 갈륨비소 반도체 제조기술보다 앞선 실리콘 반도체 제조기술과 대구경 실리콘 기판의 제조기술 등에 힘입어, 실리콘 기판을 이용하여 마이크로웨이브 소자를 제작하는 경우에는 갈륨비소 기판을 이용하여 소자를 제작하는 경우보다 훨씬 높은 생산성을 가질 수 있고, 원가의 절감을 도모할 수 있을 것일 뿐만 아니라, 저출력, 저잡음, 고출력의 증폭기 및 중간주파수 증폭기(IF amplifier), 이들과 연계된 디지털 신호 처리기(digital signal processor, 이하 DSP라 칭함)를 단일 칩(one-chip)화 할 수 있게 될 것이다.
800㎒~2㎓ 대역용 MMIC의 기판으로서 실리콘 기판을 사용하는 경우에, 전송신호의 감쇄를 줄이기 위해서는 적어도 30㎛~50㎛ 정도의 두께를 갖는 다결정 실리콘 또는 실리콘 산화막의 형성이 요구된다.
더우기, 이러한 두꺼운 막을 형성할 때에는, 그 막의 수지 및 수평 방향으로의 부피 팽창에 따른 실리콘 기판의 뒤틀림 및 휘어짐, 그리고 산화막 표면의 갈라짐(crack) 등을 방지할 수 있어야 한다.
이와 같은 두꺼운 막의 형성으로 인한 실리콘 기판에 가해지는 응력(stress)을 감소시키고 막의 표면이 갈라지는 결함을 해결하기 위해서는, 기판에 트렌치(trench)를 형성하고, 거기에 붕소(boron)가 도핑된 다결정 실리콘(polycrystalline silicon)을 채워 기판과 연결시키고, 산화막의 표면을 식각한다.
이런 구조에서, 트렌치에 채워진 다결정 실리콘은 칩의 접지선(ground)으로서 이용된다.
이러한 다공질 실리콘 층(porous silicon layer)의 형성방법은 실리콘 단결정의 미세 가공 분야(micro-maching)에서 제안되었으며, 이 기술에 따라, 1976년, RCA에 의해 진성 실리콘 반도체(intrinsic silicon semiconductor)를 이용한 5㎓는 대역의 정류기(diode)가 개발된 바 있다.
제1도는 종래의 기술에 의해 제작된 MMIC용 실리콘 기판의 구조를 나타낸 것이다.
이와 같은 구조를 만들기 위해서는, 제1도를 참조하여, 먼저 실리콘 기판(1)에 불순물을 고농도로 주입하고, 콜렉터(2)를 형성한다.
이어, 콜렉터(2) 위에 서브 콜렉터(subcollector)(3)의 형성을 위해 단결정 실리콘을 성장시킨 후 소자 격리를 위한 트렌치를 형성한다.
다음, 트렌치에 붕소가 도핑된 다결정 실리콘(5)을 채우고 그 표면의 평탄화(passivation)를 수행한다.
다결정 실리콘 혹은 저온 실리콘 산화막(6)을 적층하고 포토마스킹(potomasking)에 의해 상기 산화막(6)의 패턴을 형성한다.
이 산화막 패턴 위에는 전송라인들 및 수동소자들이 위치하게 된다.
이런 구조를 제조함에 있어서, 현재의 첨단적인 제조기술을 이용한다 하더라도 산화막(6)을 약 30㎛ 이상의 두께로 적층하는 것이 불가능하기 때문에, 이런 방식으로 제조된 실리콘 기판은 여전히 800㎒~10㎓ 대역에서의 전송신호를 감쇄시키는 결함을 갖고 있다.
따라서, 이런 구조의 실리콘 기판이 800㎒~10㎓ 대역용 MMIC의 기판으로서 사용되는 것은 바람직하지 않다.
제2도는 종래의 기술에 의해 제작된 MMIC용 반절연 GaAs 기판의 구조를 나타낸 것이다.
이런 구조의 기판을 제조하는 방법에 대해 간략히 설명하면 다음과 같다.
제2도를 참조하여, 먼저, 반절연 갈륨비소(GaAs) 기판(21)의 활성 영역(active region) 위에 능동소자인 이종접합 쌍극자 트랜지스터(HBT)(22~26)를 제조한다.
제2도에서, 참조번호 22는 N+형의 GaAs 콜렉터를 나타내고, 23은 N-형의 GaAs 서브 콜렉터를 나타내며, 24는 P+형의 GaAs 베이스, 25는 N형의 AlGaAs 에미터, 26은 N+형의 GaAs 서브 에미터를 각각 나타낸다.
이때, 능동소자로서는, 상기 HBT(22~26) 대신, 금속-반도체 전계효과 트랜지스터(metal-semiconductor field effect transistor, 이하 MESFET라 칭함)가 형성될 수도 있다.
이와 같은 능동소자의 제작이 완료된 후, 기판(21)의 트렌치의 외부영역인 다공질실리콘 산화막 영역(57) 위에는 전송선로들 및 수동소자들이 제작된다.
이와 같은 기술에 따르면, 기판을 제조함에 있어 많은 공정단계들이 요구되지는 않으나, 현재의 기술수준으로는 직경 3~4인치 정도의 GaAs 웨이퍼(wafer)만이 생산 가능하므로, 이 기판을 사용하는 경우, 전체적인 MMIC의 생산성은 높지 않다.
또, GaAs 기판은 실리콘 기판에 비해 고가일 뿐만 아니라 취급이 곤란하므로 이런 기판을 사용하게 되면 제품의 원가가 높아지게 되고 그 수율이 낮아진다.
본 발명의 목적은 고주파수 대역의 MMIC용 실리콘 기판 구조 및 그것의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 높은 생산성 및 경제성을 갖는 MMIC를 제조할 수 있도록 하는 것이다.
일 특징에 따르면, 본 발명의 MMIC용 실리콘 기판은, 제1도전형의 실리콘 반도체 기판을 사용하여 형성된 다공질실리콘 산화물 기판과, 상기 다공질 산화물 기판 위의 활성 영역 내에 순차로 적층된, 다공질의 형성을 위한 양극 반응이 일어나지 않는 제2도전형의 차폐층(shield layer) 및 능동소자의 형성을 위한 활성층(active layer)과, 상기 활성 영역의 양측에서 상기 활성층의 표면으로부터 소정의 깊이까지 각각 형성되되, 적어도 상기 다공질실리콘 산화물 기판의 상부의 일부까지 각각 형성되는 두개의 트렌치와, 상기 다공질 실리콘 산화물 기판의 양측으로부터 상기 다공질실리콘 산화물 기판의 양측면에 각각 인접한 상기 두 트렌치의 외측면까지 사이의 상기 다공질실리콘 산화물 기판 위에, 상기 차폐층의 두께 및 상기 활성층의 두께의 합 또는 그 이상의 두께로 형성되는 다공질실리콘 산화물 층을 포함하고, 상기 트렌치의 내측은 절연 물질로 채워진다.
본 발명의 기판에 있어서, 상기 실리콘 반도체 기판은 P형의 도전성을 갖고 그리고 상기 차폐층은 N-형의 도전성의 실리콘 에피택셜 층으로 형성되며, 상기 차폐층은 상기 활성층에서 상기 양극 반응이 일어나는 것을 막는 역할을 한다.
다른 특징으로서, 본 발명의 방법은, 제1불순물이 균일하게 도핑된 그리고 제1도전형의 실리콘 기판 위에, 산화물을 성장시키는 공정(a)과; 활성 영역을 정의하고 비활성 영역에 제2불순물을 주입하고 확산시켜 고농도의 상기 제2도전형의 확산층을 형성하고, 상기 제2불순물이 소정의 농도로 균일하게 도핑된 제2도전형의 제1실리콘 에피택셜 층을 성장시키는 공정(b)과; 상기 제1실리콘 에피택셜 층의 농도보다 큰 농도로 상기 제2불순물이 도핑된, 약 2.0㎛ 정도의 두께를 갖는 상기 제2도전형의 매몰층을 형성하는 공정(c)과; 상기 매몰층 위에, 상기 제2불순물이 상기 매몰층의 농도보다 낮게 도핑된 상기 제2도전형의 제2실리콘 에피택셜 층을 성장시키는 공정(d)과; 상기 제2에피택셜 층 위에, 제1절연막과 제2절연막을 순차로 성장시키고, 트랜지스터의 활성영역을 정의한 후, 건식식각에 의해, 상기 제2절연막, 제1절연막을 차례로 제거하는 공정(e)과; 상기 제2 및 제1절연막의 패턴을 마스크로서 사용하여, 상기 실리콘 기판을 소정의 깊이로 식각하여 상기 활성영역의 양측에 두개의 트렌치를 형성하는 공정(f)과; 상기 트렌치들의 내부를 세척하고 제3절연막을 형성하되, 약 900Å 정도의 두께로 형성하고, 약 4000Å 정도의 두께로 제4절연막과 약 2000Å 정도의 제5절연막을 성장시키는 공정(g)과; 제6절연막을 적층하여 상기 트렌치들을 채우는 공정(h)과; 상기 제2절연막을 연마 정지층으로서 사용하여 평탄화하고, 희석된 HF 용액으로 남아있는 상기 제4절연막을 식각한 후, 능동소자 영역 외측의 상기 제2 및 제1절연막과 상기 제2실리콘 에피택셜 층을 차례로 제거하는 공정(i)과; 제7절연막(53)을 약 3000Å 정도의 두께로 적층하고 그리고 그 위에 제8절연막을 소정의 두께로 적층하는 공정(j)과; 상기 능동소자 영역 외측의 상기 제8 및 제7절연막을 순차로 제거하는 공정(k)과; HF 용액을 사용하고 약 50 ㎃/㎠ 정도의 전류 밀도로 양극 반응을 수행하여 상기 실리콘 반도체 기판 전체와 상기 능동소자 영역 외측의 상기 제1실리콘 에피택셜 층과 상기 매립층 및 상기 제2실리콘 에피택셜 층에 다공질 실리콘 층을 형성하는 공정(1)과; 약 350℃ 정도의 온도와 10 Torr 정도의 기압 조건의 건조 산소 분위기에서 열처리한 후, 상기 다공질 실리콘 층을 산화시켜 다공질 실리콘 산화층을 형성하는 공정(m)을 포함한다.
본 발명의 방법에 있어서, 상기 다공질 실리콘 산화층 형성 공정은 약 900℃ 정도의 온도와 H2/O2분위기에서 약 1 시간 동안 수행된다.
이제부터, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 MMIC용 실리콘 기판의 구조를 설명한다.
제3도는 본 발명의 일 실시예에 따른 기판의 구조를 나타낸 것으로서, 능동소자로서 HBT를 제조하기 위한 기판의 구조를 나타낸다.
제3도를 참조하여, 본 실시예에 따른 MMIC용 실리콘 반도체 기판은 트렌치 내부를 보호하기 위하여 트렌치 외곽 가장자리에서 부터 10~15㎛ 정도 특대의(oversize) 크기로 실리콘 질화막으로 포토마스킹하여 실리콘 질화막, 실리콘 산화막을 차례로 식각한 후 4~5㎛ 두께의 N-에피택셜 층을 약 2~3㎛ 정도 식각하여 HF 용액에서 50 ㎃/㎠ 전류 밀도로 구현하려는 다공질실리콘 층의 두께에 따라 약 8-15분 정도 양극반응을 수행하면 실리콘 질화막으로 차폐된(마스킹된) 영역을 제외하고 다공질 실리콘층으로 변화된다.
이때 다공질실리콘으로 변화가 쉬운 실리콘 층은 P+ 형 실리콘, P-형 실리콘, N-실리콘 순으로 변화된다.
따라서 P형 실리콘 기판(40), N+확산영역(40a), N-실리콘(41), N+실리콘(42), N-실리콘(43)이 차례로 다공질실리콘으로 변화된다.
실리콘질화막으로 차폐되지 않은 영역에서 N-실리콘(43)은 위와 같은 양극반응 조건에서 다공질실리콘으로 변화가 어려워 두께의 절반을 식각한 후 다공질 양극반응을 수행한다.
활성영역의 양측면에 그리고 P형 기판(40)위에는 두개의 트렌치가 형성되어 있고, 두 트렌치 각각의 내에는 900Å 정도의 산화막(47), 4000Å 정도의 저온 산화막(48), 2000Å 정도의 실리콘 질화막(49)이 형성되어 있으며, 그 내부에는 산화막(50)이 채워져 있다.
트렌치로 차폐된 영역은 트렌치 내부의 N-실리콘(41)에 의하여 다공질화 되지 못하고 P형 실리콘 기판이 다공질화 되어 트랜지스트가 위치할 영역은 다공질실리콘에 의하여 부유되어 있다.
이러한 다공질실리콘을 산화시키면 이 영역이 다공질실리콘 산화막(Oxidized Porous Silicon Layer, 이하 OPSL라 칭함)(57)이 된다.
이상과 같은 구조를 갖는 기판을 제조하는 방법에 대해 제4a도 내지 제4f도를 참조하여 상세히 설명한다.
먼저, 제4a도를 참조하여, 붕소(Boron, 이하 B라 칭함)가 고농도(약 5.0 × 1017/㎠ 정도)로 균일하게 도핑된 그리고 100의 결정 방위(orientation)를 갖는 P형의 실리콘 기판(40) 위에, 약 400Å 정도의 두께로 산화막을 성장시킨다.
이어, 활성영역(active region)을 정의하고, 소자간 격리를 위해 포토마스킹(photomasking)한 후, 120 KeV 정도의 주입 에너지로, 비소(arsenic, 이하 AS라 칭함)를 1.0×1016/㎠ 정도의 농도로 이온주입하고 포토레지스트를 제거한다.
이어, 고온에서 이온주입된 비소(As)를 확산시켜 N+형의 확산층(40a)을 형성한다.
이어, 웨이퍼를 세척한 후, 비소(As)가 1.0×1015/㎠ 정도의 농도로 균일하게 도핑되고 약 5.0㎛ 정도의 N-형 에피택셜층(41)을 성장시킨다.
이어, 비소(As)가 1.0×1019/㎠ 이상의 농도로 균일하게 도핑된, 약 2.0㎛ 정도의 두께를 갖는 N+형의 매몰층(burried layer)(42)을 형성시킨다.
추후, 이 매몰층(42)은 서브 콜렉터(sub-collector)를 형성하게 된다.
매몰층(42) 위에, 비소(As)가 1.0×1015/㎠ 이상의 농도로 균일하게 도핑된 N-형의 실리콘 에피택셜 층(43)을 약 3.0~4.0㎛ 정도의 두께로 성장시킨다.
추후, 이 에피택셜 층(43)은 콜렉터를 형성하게 된다.
이어, 에피택셜 층(43) 위에, 약 400Å정도의 두께를 갖는 실리콘 산화막(44)과 약 1200Å 정도의 두께를 갖는 실리콘 질화막(45)을 순차로 성장시킨다.
이어, 트랜지스터의 활성영역을 포지티브 레지스터(positive register)로 포토 마스킹한 후, 건식식각에 의해 레지스트 패턴을 마스크로서 사용하여 실리콘 질화막(45), 실리콘 산화막(44)을 차례로 제거하고, 마스크로 사용된 포토레지스트 패턴을 제거한다.
이어, 실리콘 질화막(45)과 실리콘 산화막(44)의 패턴을 마스크로서 사용하여 실리콘 기판(40)을 약 12㎛ 정도의 깊이로 식각하여 트렌치(46)를 형성한다.
다음, 제4b도를 참조하여, 트렌치(46)의 내부를 세척하기 위해, 약 1000℃ 정도의 온도에서, 건조 산소(dry O2)를 사용하여 약 1 시간 동안 산화시킨 후 희석된 HF 용액에 넣어 습식식각한다.
이어, 추후 수행될 다공질실리콘 형성 공정 및 산화 공정시 기판에 가해지는 응력의 발생을 완화시키기 위해서, 트렌치(46)의 내부를 산화시켜 거기에 산화막(47)을 형성하되, 약 900Å 정도의 두께로 형성한다.
이어, 약 4000Å 정도의 두께로 저온 산화막(48)을 적층하고, 약 2000Å정도의 두께를 갖는 실리콘 질화막(49)을 성장시킨다.
트렌치를 채우기 위해서, 약 5000Å 정도의 두께로 저온 산화막을 도포하거나 약 1㎛ 정도의 두께로 SOG(spin on glass)를 도포하여 산화막(50)을 형성하고, 약 900℃의 온도와 N2분위기에서 고밀화(densification) 과정을 약 3회 또는 그 이상 반복한다.
다음, 제4c도를 참조하여, 기계-화학적 연마(chemical mechanical polishing, 이하 CMP라 칭함)방법에 의해, 실리콘 질화막(45)을 연마 정지층(polishing stop layer)으로서 사용하여 평판화한 후, 희석된 HF 용액으로 남아있는 저온 산화막(48)을 식각한다.
이어, 다공질실리콘 층(porous silicon layer)의 형성을 위하여, 건식식각에 의해, 능동소자 영역 외측의 질화막(45)과 산화막(44) 및 에피택셜 층(43)을 차례로 제거한다.
이때, 에피택셜 층(43)은 참조번호 52로 표시된 바와 같이, 완전히 제거되지 않고 약 2㎛ 정도의 깊이로 식각된다.
다음, 제4d도를 참조하여, 활성영역의 보호를 위하여, 저온 산화막(53)을 약 3000Å 정도의 두께로 적층하고 그리고 이 산화막(53) 위에 실리콘 질화막(54)을 소정의 두께로 적층한다.
이어, 다공질실리콘 층이 보다 용이하게 그리고 효과적으로 이루어질 수 있도록 하기 위해, 기판의 배면에 있는 잔류막을 제거한다.
또, HF 용액과의 접촉 저항을 줄이기 위해, 붕소(B)를 약 120KeV 정도의 에너지와 1.0×1019/㎠의 도스(dose)로 이온 주입한 후, 약 1000℃ 정도의 온도 그리고 질소 분위기에서 약 1시간 동안 열처리한다.
이어, 다공질실리콘 층의 형성을 위해, 능동소자 영역 외측의 질화막(54)과 산화막(53)을 순차로 제거하여, 참조번호 55로 나타낸 바와 같이 에피택셜 층(43)이 노출되게 한다.
이때, 이후의 다공질실리콘 층 형성 공정으로부터 능동소자 영역을 충분히 보호할 수 있도록 하기 위해, 질화막(54) 및 산화막(53)의 능동소자 영역 내측에서의 길이는, 앞에서 제4c도를 참조하여 설명된 능동소자 영역 외측의 질화막(45)과 산화막(44)의 제거 공정 후 남게되는 상기 질화막(45)과 산화막(44)의 능동소자 영역 내측에서의 길이 보다 5㎛ 이상 크게 정의된다.
다음, 제4e도를 참조하여, HF 용액 속에 기판을 집어넣고 약 50 ㎃/㎠ 정도의 전류 밀도로 양극반응을 수행하되, 활성영역의 1차원 거리의 2배에 해당하는 깊이로 수행하여 기판(40) 전체와 능동 소자 영역 외측의 충돌(41, 42, 43)에 다공질실리콘 층(56)을 형성한다.
이때, 두 트렌치 사이에 있는(즉, 능동소자 영역 내의) N-형의 에피택셜 층(41)에서는 다공질실리콘의 형성을 위한 양극반응이 일어나지 않게 된다.
이로써, 능동소자 영역 내의 에피택셜 층(41)은 자신 위의 충돌(42, 43)이 다공질실리콘 층으로 변화되는 것을 방지하는 차폐층(shield layer)으로서 작용한다.
이상과 같이 형성된 다공질실리콘은 일반적인 실리콘이 약 10 Ωㆍ ㎝ 정도의 비저항을 갖는데 비해 약 5000 Ωㆍ ㎝ 정도의 저항률을 갖는다.
이어, 다공질실리콘 층이 형성된 기판을 충분히 세척한 후, 350℃ 정도의 온도와 10 Torr 정도의 기압 조건의 건조 산소 분위기에서 열처리한다.
이어, 약 900℃ 정도의 온도와 H2/O2분위기에서 약 1시간 동안 기판을 산화시켜 다공질실리콘 산화층(57)을 형성한다.
마지막으로, 다공질실리콘 산화층(57)이 위와 능동소자 영역 위에 형성된 질화막(54), 저온 산화막(53), 질화막(45) 및 산화막(44)을 순차로 제거함으로써, 능동소자를 제조할 수 있는 MMIC의 실리콘 기판의 제작이 완료된다.
이상에서 설명된 바와 같이 본 발명에 따르면, 50㎛ 이상의 다공질 실리콘 산화층으로 이루어지는 두꺼운 산화막의 형성이 가능함으로써, 고주파수 대역(800㎒~10㎓)의 MMIC의 제작을 가능하게 하는 실리콘 기판을 제조할 수 있게 된다.
본 발명에 따른 구조를 갖는 실리콘 기판은 800㎒~10㎓ 대역 전송신호의 감쇄를 현저히 줄일 수 있다.
본 발명에 따른 구조의 실리콘 기판을 MMIC의 제작에 활용하면, 기생 용량의 감소로 α-입자(alpha-particle)에 의한 소프트 에러(soft error)의 발생율을 줄이고, 래치-업(latch-up)에 대한 면역이 크며, 빠른 스위칭 속도를 갖는 마이크로웨이브 집적회로를 제작할 수 있게 된다.
본 발명에 따르면, 다공질실리콘 층의 형성시 반드시 발생되는 기판으로의 응력을 충분히 감소시킬 수 있다.
본 발명에 따라 다공질실리콘 산화막을 형성하면 종래에 소자 격리용 산화막의 성장시 유발되었던 단차가 나타나지 않게 된다.
이로써, 종래의 기술에서 발생되었던 후속의 배선 공정에서의 단차로 인한 불균일한 금속선의 형성을 방지할 수 있게 된다.
본 발명에 따른 기판을 사용하여 MMIC를 제조하면, 제품의 생산성 및 수율을 높이고 종래에 비해 제품의 생산단가를 3배 이상으로 절감할 수 있게 된다.

Claims (4)

  1. 제1도전형의 실리콘 반도체 기판(40)을 사용하여 형성된 다공질 실리콘 산화물 기판과; 상기 다공질 산화물 기판 위의 활성영역 내에 순차로 적층된 다공질의 형성을 위한 양극반응이 일어나지 않는 제2도전형의 차폐층(41) 및 능동소자의 형성을 위한 활성층(42, 43)과; 상기 활성영역의 양측에서 상기 활성층의 표면으로부터 소정의 깊이까지 각각 형성하되, 적어도 상기 다공질실리콘 산화물 기판의 상부의 일부까지 각각 형성되는 두개의 트렌치와; 상기 다공질실리콘 산화물 기판의 양측으로부터 상기 다공질 실리콘 산화물 기판의 양측면에 각각 인접한 상기 두 트렌치의 외측면까지 사이의 다공질실리콘 산화물 기판 위에, 상기 차폐층(41)의 두께 및 상기 활성층(42, 43)의 두께의 합 또는 그 이상의 두께로 형성되는 다공질실리콘 산화물 층을 포함하고; 상기 트렌치의 내측은 절연물질(47~50)로 채워지는 것을 특징으로 하는 모노리틱마이크로웨이브 집적회로용 기판.
  2. 제1항에 있어서, 상기 실리콘 반도체 기판(40)은 P형의 도전성을 갖고, 상기 차폐층(41)은 N-형의 도전성의 실리콘 에피택셜 층인 것을 특징으로 하는 모노리틱마이크로웨이브 집적회로용 기판.
  3. 제1불순물이 균일하게 도핑된 그리고 제1도전형의 실리콘 기판(40) 위에, 산화막을 성장시키는 공정(a)과; 활성영역을 정의하고 비활성영역에 제2불순물을 주입하고 확산시켜 고농도의 상기 제2도전형의 확산층(40a)을 형성하고, 상기 제2불순물이 소정의 농도로 균일하게 도핑된 제2도전형의 제1실리콘 에피택셜 층(41)을 성장시키는 공정(b)과; 상기 제1실리콘 에피택셜 층(41)의 농도보다 큰 농도로 상기 제2불순물이 도핑된, 약 2.0㎛ 정도의 두께를 갖는 상기 제2도전형의 매몰층(42)을 형성하는 공정(c)과; 상기 매몰층(42) 위에, 상기 제2불순물이 상기 매몰층의 농도보다 낮게 도핑된 상기 제2도전형의 제2실리콘 에피택셜 층(43)을 성장시키는 공정(d)과; 상기 제2에피택셜 층(43) 위에, 제1절연막(44)과 제2절연막(45)을 순차로 성장시키고, 트랜지스터의 활성영역을 정의한 후, 건식식각에 의해, 상기 제2절연막(45), 상기 제1절연막(44)을 차례로 제거하는 공정(e)과; 상기 제2 및 제1절연막(45, 44)의 패턴을 마스크로서 사용하여, 상기 실리콘 기판(40)을 소정의 깊이로 식각하여 상기 활성영역의 양측에 두개의 트렌치(46)를 형성하는 공정(f)과; 상기 트렌치들의 내부를 세척하고 제3절연막(47)을 형성하되, 약 900Å 정도의 두께로 형성하고, 약 4000Å 정도의 두께로 제4절연막(48)과 약 2000Å 정도의 제5절연막(49)을 성장시키는 공정(g)과; 제6절연막(50)을 적층하여 상기 트렌치들을 채우는 공정(h)과; 상기 제2절연막(45)을 연마 정지층으로서 사용하여 평탄화하고, 희석된 HF 용액으로 남아있는 상기 제4절연막(48)을 식각한 후, 능동소자 영역 외측의 상기 제2 및 제1절연막(45, 44)과 에피택셜 층(43) 위에 있는 실리콘질화막, 실리콘 산화막을 식각한 후 상기 에피택셜 층(43)을 2~3㎛로 식각하는 공정(i)과; 제7절연막(53)을 약 3000Å 정도의 두께로 적층하고 그리고 그 위에 제8절연막(54)을 소정의 두께로 적층하는 공정(j)과; 상기 능동소자 영역 외측의 상기 제8 및 제7절연막(54, 53)을 순차로 제거하는 공정(k)과; HF 용액을 사용하고 약 50 ㎃/㎠ 정도의 전류 밀도로 양극 반응을 수행하여 상기 실리콘 반도체 기판(40) 전체와 상기 능동소자 영역 외측의 상기 제1실리콘 에피택셜 층(41)과 상기 매립층(42) 및 상기 제2실리콘 에피택셜 층(43)에 다공질 실리콘 층(56)을 형성하는 공정(1)과; 약 350℃ 정도의 온도와 10 Torr 정도의 기압 조건의 건조 산소 분위기에서 열처리한 후, 상기 다공질실리콘 층(56)을 산화시켜 다공질실리콘 산화층(57)을 형성하는 공정(m)을 포함하는 것을 특징으로 하는 모노리틱마이크로웨이브 집적회로용 기판의 제조방법.
  4. 제3항에 있어서, 상기 다공질실리콘 산화층 형성 공정은 약 900℃ 정도의 온도와 H2/O2분위기에서 약 1 시간 동안 수행되는 것을 특징으로 하는 모노리틱마이크로웨이브 집적회로용 기판의 제조방법.
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