KR0159454B1

KR0159454B1 - 반도체 메모리장치

Info

Publication number: KR0159454B1
Application number: KR1019950004354A
Authority: KR
Inventors: 사토루 호시; 마사미 마스다
Original assignee: 사토 후미오; 가부시키가이샤 도시바; 오카모토 세이시; 도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date: 1994-03-03
Filing date: 1995-03-03
Publication date: 1999-02-01
Also published as: JPH07244998A; US5544123A; JP3015652B2

Abstract

본 발명은 통상의 동작시에 있어서의 동작속도를 저해하는 일 없이 번인 시험시에 전 메모리셀을 동시에 선택상태로 할 수 있고, 번인시험에 요하는 시간을 단축할 수 있는 반도체 메모리장치를 제공함에 그 목적이 있다.

행디코더(13)의 최종단에는 인버터회로에 의해 구성된 전위공급회로(551, 552 …)가 설치되어 있다. 이들 전위공급회로(551, 552…)에는 전원(Vdd)과 전원(Vxx)이 공급되고 있다. 전원(Vxx)은 통상의 동작시에 Vss, 번인시험시에 전원(Vdd) 이상의 레벨로 된다. 번인시험에 있어서 전원공급회로(551, 552…) 중, 선택된 워드선에 접속된 전원공급회로에는 전원(Vxx)이 공급된다. 따라서 전 워드선이 하이레벨로 된다.

Description

반도체 메모리장치

제1도는 본 발명의 실시예 1을 나타낸 것으로 요부의 회로도.

제2도는 제1도의 요부를 구체적으로 나타낸 회로도.

제3도는 본 발명의 실시예 2를 나타낸 것으로 요부의 회로도.

제4도는 본 발명의 실시예 3을 나타낸 것으로 요부의 회로도.

제5도는 본 발명의 실시예 4를 나타낸 것으로 요부의 회로도.

제6도는 본 발명의 실시예 5를 나타낸 것으로 요부의 회로도.

제7도는 본 발명의 실시예 6을 나타낸 것으로 요부의 회로도.

제8도는 제7도에 나타낸 실시예 7을 적용한 메모리장치를 나타낸 회로도.

제9도는 비동기 스테틱메모리를 개략적으로 나타낸 구성도.

제10도는 제9도의 요부를 나타낸 회로도.

제11도는 제10도에 나타낸 회로에 전 메모리셀의 동시선택 기능을 조립한 회로도.

제12도는 용장 메모리셀의 제어회로의 일례를 나타낸 회로도.

제13도는 제12도에 나타낸 회로에 전 메모리셀의 동시선택 기능을 조립한 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

13 : 행디코더 551, 55n : 전원공급회로

WL1, WL2∼WLn : 워드선 PC : 전원절환회로

Vdd, Vxx, Vpp : 전원 71, 72 : 패드

[산업상의 이용분야]

본 발명은 반도체 메모리장치에 관한 것으로, 특히 스테틱 메모리장치의 번인시험시에 적합한 시험회로를 갖춘 반도체 메모리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

일반적으로 메모리의 초기 불량품을 선별하기 위해 출하 전의 전제품에 대해 번인시험이라 불리는 수명가속 시험이 행해진다. 이 시험의 목적은 칩 내의 모든 회로에 대해 사양으로 인정된 최대한 또한 사양을 넘은 고온, 고압전원의 환경하에서 일정시간 스트레스를 주어 잠재적인 초기 불량품을 선별하는 것이다.

메모리의 대용량화에 따라 번인시험 중에 메모리셀에 주는 스트레스 인가량이 문제로 되고 있다. 메모리셀의 번인시험은 각 메모리셀을 선택상태로 하여, 셀 내의 트랜지스터에 고전계 스트레스를 인가한다. 번인시험에 있어서 일정 시간 내에 모든 메모리셀에 균등하게 스트레스를 주는 경우, 당연히 1셀당의 스트레스 인가시간은 메모리셀의 수가 증가함에 따라 감소한다. 스트레스 인가량이 감소하면, 불량품에 대한 수명 가속이 불충분하게 되어 번인시험의 본래의 목적을 달성할 수 없다. 이 때문에 번인시험의 효과를 충분히 얻으려고 하는 경우, 번인시험에 요하는 시간은 메모리의 용량에 비례하여 증가시킬 필요가 있다.

그러나, 번인시험을 저해하는 요인은 메모리의 용량뿐만 아니라, 다른 목적으로 반도체 메모리장치에 조립된 회로가 번인의 효과를 저해하는 일이 있다. 그 하나로 자동 파워다운기능이 있다. 이 자동 파워다운기능은 대용량의 메모리에 있어서 통상의 동작시에 있어서의 소비전력의 감소를 목적으로 하고 있다.

제9도는 자동 파워다운기능이 조립된 스테틱 메모리를 개략적으로 나타낸 것이다. 제9도에 있어서 행어드레스 입력의 논리레벨이 변화하면, 어드레스버퍼(ADB ; 11), 행프리디코더(RPDC ; 12), 행디코더(RDC ; 13)의 선택 상태가 변화하여 메모리셀 어레이(MCA)(14)의 새로운 행어드레스에 대한 워드선이 선택된다. 열어드레스가 변화한 경우도 마찬가지로 어드레스버퍼(ADB ;15), 열프리디코더(CPDC ; 16), 열디코더(CDC ; 17)가 동작하여 새로운 열어드레스에 대응하는 컬럼스위치가 온상태로 된다. 행어드레스와 열어드레스에 의해 선택된 메모리셀의 데이터는 데이터선을 매개로 센스앰프(SA; 18)에 전달되어 증폭되어 데이터래치회로(DL ; 19), 데이터출력회로(DO ; 20)를 매개로 새로운 어드레스의 데이터로서 데이터 출력단자(21)로부터 출력된다.

제10도는 제9도에 나타낸 어드레스버퍼(11), 행프리디코더(12), 행디코더(13)를 구체적으로 나타낸 것으로, 제9도와 동일한 부분에는 동일한 부호를 붙인다. 어드레스버퍼(15), 열프리디코더(16), 열디코더(17)도 같은 구성이다.

한편, 제9도에 있어서, 입력천이 검지회로(ATD ; 22, 23)는 어드레스의 변화를 검지하면 펄스신호(øATD)를 발생하고, 내부 동기 펄스 발생회로(ISPO ; 24)가 동작해서 각종 내부 펄스신호를 발생한다. 예컨대, 내부 펄스신호(øDC)는 데이터선에 남은 앞의 어드레스의 데이터를 캔슬하는 신호이며, 내부 펄스신호(øTR)는 딜레이 타이머를 리세트하는 신호이다. 딜레이 타이머회로(DTC ; 25)는 상기 내부 펄스신호(øTR)에 의해 리세트되고나서 일정 시간만큼 파워다운신호(øPD)를 정지한다. 즉, DTC25는 어드레스가 변화하여 ISPO24로부터 내부 펄스신호(øTR)를 받은 후 미리 설정된 시간, 즉 새로운 어드레스의 데이터가 출력되기에 충분한 시간이 지날 때까지 자동 파워다운신호(øPD)를 정지하고, 그런 다음 복귀하여 RDC13이나 SA18을 제어하고, 메모리셀의 선택을 해제함과 더불어 SA18을 정지한다. 이 DTC25의 동작에 의해 통상 동작중의 메모리셀의 선택시간은 보다 짧아져 메모리셀이나 센스앰프에서 소비되는 전력을 경감할 수 있다. 그러나, 번인시험시의 동작을 고려하면 큰 문제가 된다.

즉, 자동 파워다운기능에 의해 메모리셀이 선택된 후, 선택 상태가 유지되는 시간이 짧게 제한되어 메모리셀에 인가되는 스트레스는 크게 감소하여 버린다. 이 결과, 자동 파워다운기능을 갖는 메모리를 번인 효과를 충분하게 얻기 위해 방대한 시험시간을 필요로 한다.

그래서 전 메모리를 동시에 선택상태로 하는 기능을 지닌 메모리장치가 있다. 이 메모리장치는 행디코더 중에 논리회로를 추가하여 이 논리회로에 의해 디코더출력을 모두 선택상태로 한다. 이와 함께 자동 파워 다운 회로에도 논리회로를 추가하여 이 논리회로에 의해 자동 파워다운기능을 금지하는 것이다.

제11도는 제10도에 나타낸 회로에 전 메모리셀의 동시선택기능을 조립한 회로도이다. 이하, 제10도와 제11도를 비교하면서 전 메모리셀 동시 선택기능에 대해 설명한다. 제11도에 있어서 A1, A2, A3, A4는 어드레스 입력단자, øPD는 자동파워다운 신호, øND는 용장 메모리셀이 선택된 경우, 통상의 메모리셀에 접속된 워드선의 선택을 금지하는 워드선 금지신호이다. 자동파워다운신호(øPD)는 통상 로우레벨이며, 어드레스 변화 후의 일정 시간 하이레벨이 된다. 워드선 금지신호(øND)는 용장 메모리를 사용하지 않는 경우에 로우레벨로 보호 유지된다. 제11도에 있어서 제10도 다른 부분은 행프리디코더(12), 행디코더(13)가 테스트 이네이블신호(øTE)에 의해 제어되는 점이다. 테스트 이네이블신호(/øTE)(/는 반전신호를 나타낸다)는 행프리디코더(12)에 공급되고 다시 자동 파워다운신호(øPD)와 더불어 낸드회로(26)에 공급된다. 이 낸드회로(26)의 출력신호는 행디코더(13)에 공급된다. 테스트 이네이블신호(/øTE)는 통상의 동작시에 하이레벨, 번인시험시에 로우레벨로 되어, 예컨대 도시하지 않은 외부 입력단자 또는 번인시험 검지회로로부터 공급된다.

통상의 동작시, 즉 테스트 이네이블신호(/øTE)가 하이레벨인 경우, 제10도, 제11도에 나타낸 양회로의 동작은 같다. 이어서 제11도에 나타낸 회로에 있어서 번인시험시에 테스트 이네이블신호(/øTE)가 로우레벨이 되면, 행프리디코더(12)의 출력신호는 모두 하이레벨, 즉 어드레스 입력상태에도 불구하고 모든 어드레스가 선택상태로 된다.

동시에 테스트 이네이블신호(/øTE)와 자동파워다운신호(øPD)를 받는 낸드회로(26)의 출력신호는 하이레벨로 고정되어 자동파워다운신호(øPD)의 상태에도 불구하고 행디코더(13)에 의해 워드선은 모두 어드레스 선택상태로 된다. 이와 같이 행프리디코더 및 행디코더의 로직을 변경함으로써 어드레스신호에 상관없이 모든 메모리셀의 워드선을 선택상태로 할 수 있다. 또 이상은 행어드레스에 대해 설명했지만 열어드레스에 대해서도 완전히 똑같다.

상기 방법은 논리적으로 명쾌하며, 논리회로의 간단한 변경으로 전 메모리셀의 선택상태를 실현할 수 있는 점에서 우수하다. 그러나, 통상의 동작시의 메모리셀 선택계에는 남은 여분의 논리회로를 포함하므로, 고속동작을 목적으로 한 메모리장치에 대해서는 동작속도에 나쁜 영향을 미치게 된다.

또, 일반적으로 대용량의 메모리장치는 불량 메모리셀을 구제하기 위해 용장 메모리셀을 포함하고 있다. 이와 같은 메모리장치는 용장 메모리셀에서도 번인시험에 있어서 전기적 스트레스를 걸 필요가 있다.

제12도는 용장 메모리셀의 제로회로의 일례를 나타낸 것이다. 일반적인 용장 메모리셀 제어회로는 불량 어드레스를 기록하는 복수의 프로그램회로(41), 입력어드레스와 프로그램종료 어드레스를 비교하는 복수의 비교회로(42), 이들 비교회로(42)의 출력신호를 받아 용장 메모리셀에 접속된 용장 워드선(RWL1, RWL2…)을 선택하는 복수의 선택회로(43) 및 상기 워드선 금지신호(øND)를 생성하는 생성회로(44)를 포함하고 있다. 이 제어회로에 있어서 번인시에 전 메모리셀을 강제적으로 선택하기 위해서는 제13도에 나타낸 회로와 같이 상기 선택회로(43) 및 생성회로(44)를 상기 테스트 이네이블신호(øTE)에 의해 제어할 필요가 있다. 이 결과, 통상의 동작시에는 불량메모리셀의 어드레스로부터 통상의 어드레스로 절환시 등 교차하는 타이밍 마진에 큰 영향을 주기 때문에 동작 마진을 확보하기 위해 큰 회로적 부담이 걸리게 된다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 통상의 동작시에 동작속도를 저해하는 일 없이 번인 시험시에 전 메모리셀을 동시에 선택상태로 할 수 있고, 번인 시험시에 요하는 시간을 단축할 수 있는 반도체 메모리장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 어드레스신호를 디코드하여 메모리셀을 선택하기 위한 디코드신호를 출력하는 복수단의 논리회로를 갖춘 디코드수단과, 이 디코드수단의 최종단에 설치됨과 더불어, 제1, 제2전원이 공급되어 전단의 상기 논리회로로부터 공급되는 디코드신호에 따라 상기 메모리셀의 선택시에 상기 제1전원을 상기 메모리셀에 공급하고, 상기 메모리셀의 비선택시에 상기 제2전원을 상기 메모리셀에 공급하는 공급수단을 구비하며, 상기 제2전원은 반도체 메모리장치의 통상의 동작시에 상기 제1전원과 반대 레벨로 설정되고, 시험시에 상기 제1전원과 동등한 레벨로 설정된다.

[작용]

즉, 본 발명에 있어서 디코드수단의 최종단에 설치된 공급수단에는 제1, 제2전원이 공급된다. 이 제2전원은 공급수단보다 앞단의 논리회로에 공급되는 전원과 달리 반도체 메모리장치의 통상의 동작시에는 제1전원과 반대의 레벨로 설정되고, 시험시에는 제1전원과 동등하거나 동등 이상의 레벨로 설정된다. 따라서, 통상의 동작시에 있어서 공급수단은 메모리에 대한 접근속도를 저해하지 않으며, 더욱이 시험시에는 전 메모리셀을 동시에 선택상태로하여 시험에 요하는 시간을 단축할 수 있다.

[실시예]

이하 본 발명의 실시예에 대해 도면을 참조하여 설명한다.

제1도는 본 발명의 실시예 1을 나타낸 것으로, 제10도와 동일한 부분에는 동일한 부호를 붙인다. 제1도에 있어서, 행디코더(13)의 구성이 제10도와 다르다. 행디코더(13)에 있어서 행프리디코더(12)의 출력신호를 받는 복수의 낸드회로(511, 512…)의 출력단은 복수의 노아회로(521, 522…)의 한쪽 입력단에 각각 접속되어 있다. 각 노아회로(521, 522…)의 다른 한쪽 입력단에는 상기 워드선 금지신호(øND)가 각각 공급되고 있다. 이들 노아회로(521, 522…)의 출력단은 복수의 낸드회로(531, 532…)의 한쪽 입력단에 각각 접속되어 있다. 이들 낸드회로(531, 532…)의 다른 한쪽 입력단에는 인버터회로(54)에 의해 반전된 상기 자동파워다운신호(øPD)가 각각 공급되고 있다. 이들 낸드회로(531, 532…)의 출력단은 예컨대 인버터회로에 의해 구성된 전위공급회로(551, 552…)의 입력단에 각각 접속되어 있다. 이들 전위공급회로(551, 552…)에는 전원(Vdd와 Vxx)이 공급되고 있다. 이들 전위공급회로(551, 552…)는 상기 낸드회로(531, 532…)의 출력신호에 따라 전원(Vdd와 Vxx)의 어느 한쪽을 워드선(WL1, WL2…)에 공급한다. 또 상기 낸드회로(511, 512…), 노아회로(521, 522…), 낸드회로(531, 532…)는 전위공급회로(551, 552…)와 달리 상기 전원(Vdd)과 접지전위가 공급되고 있다.

상기 전원(Vxx)은 전원절환회로(PC)에 의해 생성된다. 이 전원절환회로(PC)는 직렬로 접속된 인버터회로(56, 57)에 의해 구성되고 인버터회로(56)의 입력단에는 테스트 이네이블신호(øTE)가 공급되고 있다. 인버터회로(57)는 인버터(56)보다 게이트 사이즈가 큰 트랜지스터에 의해 구성되어 전류공급능력이 커지고 있다.

제2도는 상기 전위공급회로(551… 55n)를 구성하는 P채널 트랜지스터(55a), N채널 트랜지스터(55b)의 게이트에는 앞단의 낸드회로에서 출력되는 행디코드신호(N1… Nn)가 각각 공급되고, 각 드레인은 워드선(WL1, WL2…WLn)에 접속되어 있다. 상기 각 P채널 트랜지스터(55a)의 소스에는 전원(Vdd)이 공급되고, 상기 각 N채널 트랜지스터(55b)의 소스에는 전원(Vxx)이 공급된다.

한편, 상기 인버터회로(56)를 구성하는 P채널 트랜지스터(56a), N채널 트랜지스터(56b)의 게이트에는 테스트 이네이블신호(øTE)가 공급되어 이들 트랜지스터(56a, 56b)의 드레인은 상기 인버터회로(57)를 구성하는 P채널 트랜지스터(57a), N채널 트랜지스터(57b)의 게이트에 접속되어 있다. 이들 P채널 트랜지스터(56a, 57a)의 각 소스에는 전원(Vdd)가 공급되고, N채널 트랜지스터(56b, 57b)의 각 드레인에는 접지전위(Vss)가 공급되고 있다. 상기 P채널 트랜지스터(57a), N채널 트랜지스터(57b)의 드레인은 상기 각 N채널 트랜지스터(55b)의 소스에 접속되어 있다.

상기 구성의 동작에 대해 설명한다. 통상의 동작시에 있어서 테스트 이네이블신호(øTE)는 로우레벨로 되어 있다. 이때 인버터회로(56)의 출력노드는 하이레벨이 되어 인버터회로(57)의 트랜지스터(57b)가 온상태로 보호 유지된다. 따라서 인버터회로(57)의 출력신호, 즉 전원(Vxx)은 접지전위(Vss)로 되기 때문에 상기 각 전위공급회로(551… 55n)는 통상의 인버터회로로서 동작한다. 이 때 앞단의 낸드회로(541)로부터 출력되는 행디코드신호(N2, N3 …Nn)가 하이레벨로 되어 있는 경우, 전위공급회로(551)의 P채널 트랜지스터(551a)가 온상태, 전위공급회로(552… 55n)의 P채널 트랜지스터(55a)가 오프상태로 된다. 따라서 워드선(WL1)이 선택상태의 하이레벨, 그 외의 워드선(WL2∼WLn)은 비선택상태의 로우레벨로 되어 통상 동작시의 어드레스의 디코드동작이 보증되고 있음을 알 수 있다.

이어서, 테스트 이네이블신호(øTE)가 하이레벨, 즉 번인시험시의 동작에 대해 설명한다. 테스트 이네이블신호(øTE)로 되면, 인버터회로(56)의 출력신호는 로우레벨로 되며, 트랜지스터(57b)는 오프상태, 트랜지스터(57a)는 온상태가 된다. 이 결과, 인버터회로(57)의 출력신호 즉, 전원(Vxx)은 Vdd가 된다. 이 때 낸드회로(541)에서 출력된 행디코드신호(N1)가 예컨대 로우레벨, 그외의 낸드회로(542…)에서 출력되는 행디코드신호(N2, N3…Nn)가 하이레벨로 되어 있는 경우, 전위공급회로(551)의 P채널 트랜지스터(55a)는 온상태, N채널 트랜지스터(55b)는 오프상태가 되어 워드선(WL1)은 P채널 트랜지스터(55b)에 의해 하이레벨로 충전된다. 또, 전위공급회로(552… 55n)의 P채널 트랜지스터는 각각 오프상태, N채널 트랜지스터에 의해 전원(Vxx), 즉 하이레벨로 충전된다. 이와 같이 번인시험시에는 입력된 어드레스신호의 상태에 상관없이 모든 워드선이 하이레벨로 충전되어 모든 메모리셀에 전기적으로 스트레스를 인가할 수 있게 된다.

상기 동작은 용장 메모리셀에 의해 불량 메모리셀을 구제하고 있는 메모리장치에 있어서도 유효하다. 불량 메모리셀의 구제시에는 워드선 금지신호(øND)가 하이레벨로 되기 때문에, 제1도에 나타낸 낸드회로(531, 532)에서 출력되는 행디코드신호(N1, N2…Nn)가 모두 하이레벨이 된다. 이 경우, 각 워드선(WL1, WL2…WLn)에 접속된 전위공급회로(552… 55n)의 N채널 트랜지스터가 온상태가 되고, 이들 트랜지스터에 의해 모든 워드선이 전원(Vxx) 즉, 하이레벨로 충전된다. 또 동시에 용장 메모리셀용의 행디코더의 최종단에도 전위공급회로(551, 55n)와 같은 전위공급회로를 설치하여, 이 전위공급회로에 전원(Vxx)을 공급함으로써 모든 용장 메모리셀용 워드선을 선택상태로 할 수 있다.

상기 실시예에 의하면 통상의 동작시에 있어서의 동작속도를 저해하는 일 없이 번인시험시에 메모리셀을 동시에 선택상태로 할 수 있다. 더욱이 제13도에 나타낸 회로와 같이, 상기 선택회로(43) 및 생성회로(44)를 상기 테스트 이네이블신호(øTE)에 의해 제어할 필요가 없다. 따라서 번인시험에 요하는 시간을 단축할 수 있다.

제3도는 본 발명의 실시예 2를 나타낸 것으로, 행디코더의 최종단에 설치된 전위공급회로가 2입력 논리회로인 경우는 나타낸다. 제3도에 있어서 제2도와 동일한 부분에는 동일한 부호를 붙인다.

전위공급회로(611, 612, 61n)는 도시하지 않은 앞단의 낸드회로(531, 532…)에서 출력되는 행디코드신호(N1, N2…Nn)와 열디코드신호(CN10)를 받아 전위공급회로(621, 622… 62n)는 도시하지 않은 앞단의 낸드회로에서 출력되는 행디코드신호(N11, N21…Nm)와 열디코드신호(CN11)를 받는다. 각 전위공급회로(611, 612… 61n, 621, 622…62n)는 2입력 노아회로에 의해 구성되며, 거의 동일한 구성이기 때문에 전위공급회로(611)에 대해서만 그 구성을 설명한다.

즉, P채널 트랜지스터(611a, 611b)는 전류통로가 서로 직렬로 접속되어 있다. 상기 P채널 트랜지스터(611a)의 게이트에는 행디코드신호(N1)가 공급되며, 이 트랜지스터(611a)의 소스에는 전원(Vdd)이 공급되고 있다. 이 트랜지스터(611a)의 드레인은 P채널 트랜지스터(611b)의 소스에 접속되어 있다. 이 트랜지스터(611b)의 게이트에는 열디코드신호(CN10)가 공급되며, 드레인은 서로 병렬로 접속된 N채널 트랜지스터(611c, 611d)의 드레인 및 워드선(WL1)에 접속되어 있다. 상기 트랜지스터(611c)의 게이트에는 상기 행코드신호(N1)가 공급되며, 트랜지스터(611d)의 게이트에는 열디코드신호(CN10)가 공급되고 있다. 이들 트랜지스터(611c, 611d)의 소스에는 상기 전원(Vxx)이 공급되고 있다. 이 전원(Vxx)은 상기 인버터회로(57)로부터 공급된다.

상기 구성의 동작에 대해 설명한다. 이 실시예에 있어서 통상의 동작시에는 테스트 이네이블신호(øTE)가 로우레벨이며, 인버터회로(57)에서 출력되는 전원(Vxx)은 Vss레벨이 된다. 이 때 행디코드신호(N1)가 로우레벨, 그 외의 행디코드신호(N2,… Nn)가 하이레벨, 열디코드신호(CN10)가 로우레벨, 열디코드신호(CN11)가 하이레벨인 경우, 전위공급회로(611)가 직렬로 접속된 P채널 트랜지스터(611a, 611b)는 함께 온상태가 되고 워드선(WL1)은 선택상태가 된다. 따라서, 워드선(WL1)에는 전원(Vdd)이 공급되어 하이레벨로 된다.

그 외의 전위공급회로(611… 61n, 621… 62n)는 그것들에 포함되는 병렬 접속된 N채널 트랜지스터의 어느 한쪽, 또는 양쪽이 온상태가 된다. 이 때문에 워드선(WL2…WLn, WL11… WLm)은 비선택상태가 되어 로우레벨(접지전위 Vss)이 된다.

또한 열디코드신호(N10, N11)와 파워다운신호(øPD)와의 논리곱을 얻어 신호(N10, N11)를 생성한 경우, 신호(N10)는 파워다운신호(øPD)DP 따라 일정시간 경과후에 하이레벨로 변화한다. 이 때문에 워드선(WL1)은 N10이 하이레벨이 되면 비선택상태의 로우레벨로 된다.

이어서 번인시험시의 동작에 대해 설명한다. 테스트 이네이블신호(øTE)가 하이레벨로 되면 인버터회로(57)에서 출력되는 전원(Vxx)은 Vdd레벨이 된다. 각 전위공급회로(611…61n, 621…62n)에 있어서 선택되는 워드선은 병렬로 접속된 N채널 트랜지스터의 어느 한쪽 또는 양쪽을 매개로 하이레벨이 된다.

또, 파워다운기능에 의해 선택된 워드선이 비선택이 되어도 선택시에 P채널 트랜지스터를 매개로 공급되고 있던 하이레벨 신호가 비선택 후에는 병렬 접속된 N채널 트랜지스터의 한쪽으로부터 공급된다. 이 때문에 모든 메모리셀에 전기적 스트레스를 계속 인가할 수 있다.

상기 실시예 2는 전위공급회로를 2입력 노아회로에 의해 구성하였지만, 입력수나 논리게이트의 종류는 이 실시예에 한정되는 것은 아니다. 즉, 선택된 워드선에 대해 적어도 1개의 트랜지스터의 전류통로에 의해 전원(Vdd)이 공급되면서 비선택 워드선에 대해 적어도 1개의 트랜지스터의 전류통로에 의해 접지전위(Vss)가 공급되고 있으면 좋다.

그런데, 상기 실시예 1, 2에는 비선택 워드선으로 전원(Vdd)을 공급하기 때문에 증가형의 N채널 트랜지스터를 사용하고 있다. 이 때문에 비선택 워드선의 레벨은 전원(Vdd)보다도 낮은 Vdd-Vth(N)까지 밖에 상승하지 않는다(단, Vth(N)는 N채널 트랜지스터의 역치전압). 이 때문에 워드선으로 충분히 스트레스를 인가하기 위해 필요한 시간이 약간 길어진다. 또 P채널 트랜지스터를 매개로 선택되는 워드선은 Vd레벨까지 충전되기 때문에 인가전압에 불균형이 발생한다고 하는 문제가 남는다.

제4도는 상기 문제를 해결하기 위한 것으로, 본 발명의 실시예 3을 나타낸 것이다. 제4도에 있어서, 제2도와 동일한 부분에는 동일한 부호를 붙인다. 본 실시예는 전원(Vxx)을 전원(Vdd)보다 높은 전압으로 함으로써 번인시험시에 증가형의 N채널 트랜지스터에 의해 선택된 워드선을 Vdd 레벨까지 충전할 수 있어, 수명의 가속을 가능하게 하는 것이다.

즉, 제4도에 있어서 인버터회로(57)를 구성하는 P채널 트랜지스터의 소스는 전원(Vdd)보다 높은 전원(Vpp)에 접속되어 있다. 이 전원(Vpp)은 예컨대 P+와 N웰간의 기생 접합용량을 감소시킬 목적으로 사용되는 N웰 바이어스 전원을 이용할 수 있다. 이 전원(Vpp)의 레벨은 다음에 나타낸 2개의 조건을 만족할 필요가 있다.

(1)식은 N채널 트랜지스터를 매개로 충전되는 워드선의 레벨(Vpp-Vth(N)이 Vdd 레벨의 근방이 될 필요가 있는 것을 나타낸다. (2)식은 비선택 워드선이 N 채널 트랜지스터를 매개로 Vpp-Vth(N)레벨까지 충전되었을 때, 이 레벨이 Vdd + ｜Vth(P)｜를 넘으면 안되는 것을 나타낸다. 이 레벨을 넘어서 워드선이 충전되면 P채널 트랜지스터가 온이 되어 비선택 상태의 모든 인버터회로를 매개로 전원(Vpp)에서 전원(Vdd)으로 누설전류가 발생한다.

상기 실시예 3에 의하면 전원(Vpp)이 상기 조건을 만족하고 있는 경우, 번인시험시에 전 워드선을 Vdd 레벨로 충전할 수 있게 된다. 따라서, 번인시험에 요하는 시간을 단축할 수 있음과 더불어 전 워드선에 전기적인 스트레스를 충분히 인가할 수 있다.

제5도는 본 발명의 실시예 4를 나타낸 것으로, 본 실시예는 제2도에 나타낸 각 전위공급회로(551… 55n)에 워드선을 충전하기 위해 사용하는 P채널 트랜지스터를 추가한 것이다. 즉, 전위공급회로(551… 55n)의 각 P채널 트랜지스터(55a)에는 P채널 트랜지스터(55c)가 병렬로 접속되고 있다. 이들 P채널 트랜지스터(55c)의 게이트에는 테스트 이네이블신호(øTE)가 공급되고 있다. 이들 P채널 트랜지스터(55c)는 N채널 트랜지스터(55b)에 의해 충전된 워드선의 레벨(Vdd-Vth(N))을 Vdd 레벨까지 충전하기 위한 보조동작이 목적이며 큰 전류구동 능력이 필요하지는 않다. 따라서 이들 P 채널 트랜지스터(55c)의 게이트 사이즈는 매우 작은 것으로 충분하며 패턴 사이즈에 미치는 영향은 작다. 그 외 제5도와 동일한 부분에는 동일 부호를 붙인다.

상기 구성에 있어서 통상의 동작시에 테스트 이네이블신호(øTE)는 하이레벨로 고정되어 있다. 이 때문에 P채널 트랜지스터(55c)는 오프상태로 되어 있다. 상기한 바와 같이 이들 P 채널 트랜지스터(55c)의 게이트 사이즈는 극히 작은 것이기 때문에 워드선에 대한 트랜지스터의 기생용량의 증가는 무시할 수 있다. 따라서 통상의 동작시에 있어서 이 트랜지스터(55c)는 트랜지스터(55a, 55b)와 간섭하지 않는다.

한편, 번인시험에 있어서 테스트 이네이블신호(øTE)는 로우레벨로 된다. 이 때문에 P채널 트랜지스터(55c)는 오프상태가 된다. 제2도에 나타낸 실시예와 마찬가지로 선택된 워드선은 P채널 트랜지스터(55a) 및 P채널 트랜지스터(55c)에 의해 Vdd레벨로 충전된다. 또 비선택 워드선은 N채널 트랜지스터(55b)에 의해 Vdd-Vth(N)레벨까지 충전되고, 더욱이 P채널 트랜지스터(55c)에 의해 Vdd 레벨까지 충전된다.

일반적으로 메모리셀이나 메모리셀과 비트선을 접속하는 스위치 소자는 N채널 트랜지스터가 이용된다. 이 때문에 워드선은 정논리(正論理)에 의해 선택된다. 상기 실시예 1 내지 실시예 4도 정논리의 워드선에 대해 기술했다. 그러나 부논리(負論理)에 의해 선택되는 워드선, 혹은 부논리 칼럼 선택신호에 대해서도 본 발명을 적응할 수 있다.

제6도에 본 발명의 실시예 5를 나타낸 것으로, 부논리에 의해 선택되는 워드선을 나타내고 있다. 제2도에 나타낸 실시예와 비교하면 논리의 반전에 따라 각 전위공급(551…55n)에 있어서 P채널 트랜지스터(55a)의 소스에는 전원(Vxx)이 공급되고, N채널 트랜지스터(55b)의 소스에는 접지전위(Vss)가 공급되고 있다.

또, 전원절환회로(PC)의 논리단수는 기수가 된다. 즉, 인버터회로(56)와 인버터회로(57)의 상호 간에는 인버터회로(58)가 설치되어 있다. 이 인버터회로(58)는 P채널 트랜지스터(58a)와 N채널 트랜지스터(58b)에 의해 구성되어 있다.

상기 구성에 있어서 통상의 동작시 즉 테스트 이네이블신호(øTE)가 로우렙ㄹ인 경우, 전원(Vxx)은 Vdd레벨로 되고 있다. 따라서, 각 전위공급회로를 구성하는 P채널 트랜지스터의 소스에는 전원(Vdd)이 공급된다. 이 때문에 전위공급회로는 통상의 인버터로서 동작한다.

한편, 번인시험에 있어서 테스트 이네이블신호(øTE)가 하이레벨이 되면 전원(Vxx)은 Vss레벨이 된다. 이 결과, 선택된 워드선은 전위공급회로의 N채널 트랜지스터를 매개로 Vss레벨이 되며, 비선택 워드선은 전위공급회로의 P채널 트랜지스터를 매개로 Vss레벨로 된다. 즉 전 워드선이 선택상태로 된다.

제3도에 나타낸 실시예도 실시예 5와 마찬가지로 하여 부논리 회로로 할 수 있다.

제4도에 나타낸 실시예를 부논리의 워드선에 적응하는 경우, 전원절환회로(PC)의 최종단의 인버터회로를 구성하는 P채널 트랜지스터의 소스에 전원(Vdd)을 공급하고 N채널 트랜지스터의 소스에 전워(Vee)을 공급한다. 여기서 전원(Vee)의 레벨은 이어서 나타낸 2개의 조건을 만족할 필요가 있다.

또 제5도에 나타낸 실시예를 부논리의 워드선에 적응하는 경우, 전위공급회로를 구성하는 각 N채널 트랜지스터에 병렬로 N채널 트랜지스터를 추가한다. 즉 각 전위공급회로의 워드선과 전원(Vss)의 상호 간에 N채널 트랜지스터를 추가한다. 이 추가된 N채널 트랜지스터의 게이트에 테스트 이네이블신호(øTE)를 공급하면 좋다.

그러나, 본 발명에 적용되는 전원절환회로(PC)에 있어서 전원(Vxx)을 출력하는 인버터회로(57)의 내부저항은 매우 작을 필요가 있다. 이하, 이 인버터회로(57)에 대해 정논리에 의해 워드선을 구동하는 경우에 대해 설명한다. 이 경우, 특히 통상의 동작시에 비선택 워드선에 접지전위(Vss)를 공급하는 N채널 트랜지스터(57b)의 전류공급능력을 높게 할 필요가 있다. 구체적으로는 이 트랜지스터(57b)의 W/L치(W : 채널폭, L : 채널길이)는 다른 트랜지스터의 수천∼수만 이상이 요구된다고 생각된다. 이와 같이 게이트 사이즈가 큰 트랜지스터를 메모리칩 내의 1군데에 배치하면 칩 사이즈가 크게 되는 등의 문제가 발생한다. 그러나, 칩 내의 빈 영역에 N채널 트랜지스터(57b)를 다수 배치하고, 이들을 병렬로 접속함으로써 칩 사이즈에 영향을 주는 일 없이 게이트 사이즈가 큰 트랜지스터를 실현할 수 있다. 또 부논리에 의해 워드선을 구동하는 경우는 전원(Vxx)으로서 전원(Vdd)을 공급하는 P채널 트랜지스터(57a)를 상기와 같이 배치하면 좋다.

상기 실시예 1 내지 실시예 5는 전원절환회로(PC)를 갖추고 있지만, 전원절환회로(PC)는 반드시 필요로 하지는 않는다.

제7도에 본 발명의 실시예 6을 나타낸 것으로, 전원(Vxx)을 반도체칩의 외부에서 공급하는 경우를 나타내고 있다. 제8도는 이 실시예를 적용한 메모리장치를 나타내고 있다.

제7도와 제8도에 있어서 전위공급회로(551,…55n)의 각 N채널 트랜지스터의 소스에는 패드(71)가 접속되어 있다. 이 패드(71)의 근방에는 접지전위(Vss)에 접속된 패드(72)가 배치되어 있다. 제8도에 있어서 열디코더(CDC)의 최종단에 설치된 인버터회로(811, 812… 81n)도 상기 패드(71)에 접속되어 있다. 이들 인버터회로(811, 812… 81n)의 출력단은 각각 칼럼스위치로서의 트랜지스터(811, 812, … 81n)를 매개로 비트선(BL1, BL2∼BLn)에 접속되어 있다.

상기 구성에 있어서 번인시험을 행할 때, 패드(71)에 전원(Vdd)으로서 제4도에 나타낸 Vpp레벨의 전원을 외부에서 공급한다. 이와 같은 구성으로 함으로써 전 메모리셀(MC)을 선택상태로 하여 이 번인시험을 행할 수 있다. 이 번인시험을 예컨대 웨이퍼상에서 행하고, 이 번인시험의 종료 후, 패드(71)에 접지전위(Vss)를 공급하여 다이소트 시험을 행함으로써 시험 효율을 대폭 향상시킬 수 있다.

상기 시험의 종료 후, 칩을 어셈블리할 때 패드(71)와 패드(72)를 리드프레임의 접지전위(Vss)가 접속되는 핀에 본딩함으로써 어셈블리 후의 통상의 동작을 보증할 수 있다.

더욱이, 메모리장치의 패키지가 복수의 Vss용 패드를 갖춘 시스템인 경우, 패키지에 전원(Vxx) 전용의 전원핀을 준비하여 통상의 동작시에는 이 전원핀을 Vss로 바이어스하는 사양으로 하고, 필요에 따라 상기 전원핀에 전원(Vxx)을 공급함으로써 어셈블리 후에도 임의로 전 메모리셀 선택상태로 할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 통상의 동작시에 있어서의 동작속도를 저해하는 일 없이, 번인시험시에 전 메모리셀을 동시에 선택상태로 할 수 있고, 번인시험에 요하는 시간을 단축할 수 있는 반도체 메모리장치를 제공할 수 있다.

Claims

어드레스신호를 디코드하여 메모리셀을 선택하기 위한 디코드신호를 출력하는 복수단의 논리회로를 갖춘 디코드수단과, 이 디코드수단의 최종단에 설치됨과 더불어 제1, 제2전원이 공급되어 앞단의 상기 논리회로에서 공급되는 디코드신호에 따라 상기 메모리셀의 선택시에 상기 제1전원을 상기 메모리셀에 공급하고, 상기 메모리셀의 비선택시에 상기 제2전원을 상기 메모리셀에 공급하는 공급수단을 구비하며, 상기 제2전원은 반도체 메모리장치의 통상의 동작시에 상기 제1전원과 반대 레벨로 설정되고, 시험시에 상기 제1전원과 동등한 레벨로 설정되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단에는 상기 제2전원을 생성하는 생성수단이 접속되며, 이 생성수단은 상기 통상의 동작시에 상기 제1전원과 반대레벨의 전위를 출력하고, 상기 시험시에 제1전원과 동등한 레벨의 전위를 출력하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단에는 상기 제2전원을 생성하는 생성수단이 접속되며, 이 생성수단은 상기 통상의 동작시에 상기 제1전원과 반데레벨의 전위를 출력하고, 상기 시험시에 제1전원과 동등 이상인 레벨의 전위를 출력하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단에는 상기 제2전원 수신수단이 접속되며, 이 수신수단은 통상의 동작시에 반도체 메모리장치의 외부로부터 공급되는 상기 제1전원과 반대의 레벨을 받고, 시험시에 상기 반도체 메모리장치의 외부로부터 공급되는 상기 제1전원과 동등한 레벨의 전위를 받는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 공급수단은 P채널 트랜지스터와 N채널 트랜지스터의 각 드레인이 서로 상기 메모리셀에 접속되며, 각 게이트에 상기 디코드신호가 공급되는 인버터회로에 의해 구성되고, 상기 P채널 트랜지스터의 소스에 상기 제1전원이 공급되어 상기 N채널 트랜지스터의 소스에 제2전원이 공급되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단은 제1P채널 트랜지스터와 N채널 트랜지스터의 각 드레인이 서로 상기 메모리셀에 접속되며, 각 게이트에 상기 디코드신호가 공급되는 인버터회로와, 상기 제1P채널 트랜지스터에 전원통로가 병렬로 접속되어 상기 시험시에 도통되는 제2P채널 트랜지스터를 구비하고, 상기 제1, 제2P채널 트랜지스터의 소스에 상기 제1전원이 공급되며, 상기 N채널 트랜지스터의 소스에 상기 제2전원이 공급되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단은 P채널 트랜지스터와 N채널 트랜지스터의 각 드레인이 서로 상기 메모리셀에 접속되어 각 게이트에 상기 디코드신호가 공급되는 인버터회로에 의해 구성되며, 상기 P채널 트랜지스터의 소스에 상기 제2전원이 공급되고, 상기 N채널 트랜지스터의 소스에 상기 제1전원이 공급되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 공급수단은 제1, 제2디코드신호를 입력으로 하여 이들 제1, 제2디코드신호에 따라 상기 메모리셀을 선택하는 논리회로에 의해 구성되고, 이 논리회로에는 상기 제1, 제2전원이 공급되어 상기 제2전원은 통상의 동작시에 상기 제1전원과 반대레벨로 설정되며, 시험시에는 상기 제1전원과 동등한 레벨로 설정되는 것을 특징으로 하는 반도체 메모리장치.