KR0158721B1 - Page signal generating circuit - Google Patents
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Abstract
본 발명은 페이지 신호가 없거나 또는 고정된 페이지 신호를 갖는 씨피유를 포함한 컴퓨터 시스템에서 디램의 패스트 페이지 모드와 관련된 것으로서, 종래에는 이러한 시스템에서 디램의 패스트 페이지 모드를 이용하는데 여러 제약이 있어서 패스트 페이지 모드를 이용하지 않거나 부분적으로 채용하여 사용하는 형태를 취하고 있기 때문에 시스템 이용 효율을 저하시키게 되는 문제점이 있었다.The present invention relates to a fast page mode of a DRAM in a computer system including a CPI with no page signal or a fixed page signal. Conventionally, there are several limitations in using the fast page mode of a DRAM in such a system. There is a problem in that the system utilization efficiency is lowered because it is not used or partially adopted.
본 발명은 종래의 이러한 문제점을 개선할 수 있도록, 상기 시스템 씨피유의 외부에서 페이지 신호를 발생시키기 위하여 뒤에 이어지는 사이클이 그 이전 사이클과 연속된 액세스인지 표시하는 연속상태 로직(1)과, 시스템 씨피유의 어드레스 래치 이네블단과 어드레스포트에 이어져서 연속상태 로직(1)의 출력과 함께 연속되는 사이클의 상위 어드레스가 동일한지를 확인하는 비교로직(2)과의 관련구성으로 이루어져 있는 것을 특징으로 하는 페이지 신호 발생회로를 제공하는데 있다.The present invention relates to a continuous state logic (1) which indicates whether the following cycle is a continuous access to the previous cycle so as to generate a page signal outside of the system CPU, so as to improve this conventional problem. Page signal generation, characterized in that it consists of an associated configuration with the comparison logic (2) which checks whether the upper address of consecutive cycles is the same with the output of the continuous state logic (1) following the address latch enable stage and the address port. To provide a circuit.
Description
제1도는 본 발명에 의한 연속상태 로직에 관련된 스테이트머신(State Machine)을 나타낸 실시예도.1 is an exemplary embodiment showing a state machine related to continuous state logic according to the present invention.
제2도는 본 발명에 의한 시스템 회로를 나타낸 실시예도.2 is an exemplary embodiment showing a system circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 연속상태로직 2 : 비교로직1: Continuous Logic 2: Comparative Logic
21 : 디코더 22 : 피엘디21: Decoder 22: PDL
23, 24 : 제1,2래치 25 : 비교기23, 24: 1st, 2nd latch 25: comparator
26 : 게이트26: gate
본 발명은 디램을 이용한 시스템에서 디램의 패스트 페이지 모드(Fast Page Mode)와 관련된 것으로, 이는 특히 이러한 시스템에서 페이지 신호가 발생하지 않는 씨피유나 고정된 크기의 페이지 신호만 이용 가능한 시스템 환경에서 사용자가 원하는 크기만큼의 페이지 신호를 발생시켜서 디램 액세스 시간을 최소화시키기 위한 것이다.The present invention relates to a fast page mode of a DRAM in a system using a DRAM, which is particularly desired by a user in a system environment in which only a page signal having a fixed size or a page signal does not occur in such a system. This is to minimize the DRAM access time by generating the page signal as much as the size.
종래의 컴퓨터 시스템에서 사용되고 있는 시스템 씨피유 중에는 고정된 크기의 페이지 신호를 갖는 것(예를 들면, MIPS 계열, R3000 계열)이나 페이지 신호가 발생하지 않는 씨피유(예를 들면, 68 계열 씨피유) 등이 이용되고 있으며, 이러한 디램의 패스트 페이지 모드를 이용하는데 여러 제약이 있어서 패스트 페이지 모드를 이용하지 않거나 부분적으로 채용하여 사용하는 형태였다.Among the system CPUs used in conventional computer systems, those having a fixed page signal (e.g., MIPS series and R3000 series) or those without page signals (e.g. 68 series C) are used. Due to various limitations in using the fast page mode of the DRAM, the fast page mode is not used or partially adopted.
예를 들어, 고정된 페이지 크기만 이용가능한 씨피유의 경우, 실제 구현하려는 디램의 페이지 크기가 더 작은 경우 롱(Long)워드나 쿼드(Quad)워드 단위로 액세스하면 가능하지만 구현하려는 페이지가 더 크면 씨피유에서 발생시키는 페이지 신호를 사용하지 못하게 된다.For example, in case of CPI where only a fixed page size is available, it is possible to access long or quad words when the actual page size of the DRAM to be implemented is smaller, but CFI may be larger when the page to be implemented is larger. You will not be able to use the page signal generated by.
또, 패스트 페이지 모드를 사용하는 디램을 이용하는 시스템과 통상의 단일 사이클만을 사용하는 시스템은 디램 접근시간에서 큰 차이를 나타내는데 고속의 데이타 처리가 필요한 경우에도 씨피유가 페이지 신호를 발생 못하거나 고정된 크기의 페이지만 이용 가능한 경우엔 종래에는 어쩔 수 없이 패스트 페이지 모드를 사용하지 않거나 부분적으로 이용하여 왔다.In addition, a system using DRAM using fast page mode and a system using only a single cycle show a big difference in DRAM access time. Even though high speed data processing is required, CPI does not generate a page signal or has a fixed size. In the case where only pages are available, conventionally, the fast page mode is inevitably used or partially used.
예를 들어, 1 K byte 경계를 갖는 고정된 크기의 페이지 신호를 발생시키는 씨피유의 경우 1 K byte보다 작은 페이지로 디램을 구현할 때는 하위 어드레스를 제외시켜 롱 워드 단위로 디램에 접근하면 되지만, 구현하려는 디램의 페이지가 1 K byte를 넘어갈 경우 페이지 신호를 사용 못하게 된다. 따라서 이런 종류의 씨피유에서는 1 K byte 페이지를 한도로 디램을 구성해야 하는 제약이 따른다.For example, in the case of CPI that generates a fixed-size page signal with a 1 K byte boundary, when the DRAM is implemented with a page smaller than 1 K byte, the DRAM may be accessed in long word units by excluding a lower address. If the page of the DRAM exceeds 1 K byte, the page signal is disabled. Therefore, this type of CAPIU is subject to the limitation of configuring DRAM with 1 K byte page limit.
또, 고정된 크기의 페이지 신호를 발생시키는 씨피유나 페이지 신호를 발생시키지 않는 씨피유는 패스트 페이지 모드를 이용하는데 제약이 따르는데, 고정 크기의 페이지 신호를 발생시키는 씨피유를 사용하여 디램을 구현하는 경우, 1 K byte 경계로 페이지가 제한되므로 디램 크기를 자유로이 구성 못하는 한계가 있다.In addition, a CPI that generates a fixed sized page signal or a CPI that does not generate a page signal is limited in using the fast page mode. When a DRAM is implemented using a CPI that generates a fixed sized page signal, Since pages are limited to 1 K byte boundaries, there is a limit that the DRAM size cannot be freely configured.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 개선할 수 있도록 사용자의 필요에 따라 원하는 크기의 페이지 신호를 발생시킬 수 있도록 함으로써 이러한 시스템의 사용 효율 및 처리 효율을 양호히 증가시킬 수 있도록 한 페이지 신호 발생 회로를 제공하는데 있다.It is an object of the present invention to generate a page signal having a desired size according to a user's needs so as to improve the problems of the prior art as described above. It is to provide a generating circuit.
본 발명은 특히 상기예의 목적을 구현할 수 있도록 시스템에는 시스템 씨피유의 외부에서 페이지 신호를 발생시키기 위하여 뒤에 이어지는 사이클이 그 이전 사이클과 연속된 액세스인지를 표시하는 연속상태로직과, 시스템 씨피유의 어드레스 래치 이네블단과 어드레스 포트에 이어져서 연속상태 로직(1)의 출력과 함께 연속되는 사이클의 상위 어드레스가 동일한지를 확인하는 비교로직(2)과의 관련구성으로 이루어져 있는 페이지 신호 발생 회로를 특징으로 하는 것이다.The present invention is particularly capable of realizing the object of the above example, the system includes a continuous state logic that indicates whether a subsequent cycle is an access to a previous cycle in order to generate a page signal external to the system CPU, and an address latch of the system CPU. And a page signal generation circuit composed of an associated configuration with the comparison logic 2 which checks whether the upper address of consecutive cycles is the same with the output of the continuous state logic 1 following the block and the address port.
이하에서 이를 첨부된 도면과 함께 좀더 상세히 설명하면 다음과 같다.Hereinafter, this will be described in more detail with reference to the accompanying drawings.
즉, 제1도는 본 발명에 의한 연속상태 로직(1)을 나타내었다.That is, FIG. 1 shows the continuous state logic 1 according to the present invention.
여기서는 시스템의 아이들(Idle) 상태에서 디램에 대한 리드(Read)나 라이트(Write) 사이클이 발생할 때 디램칩 리드선택신호(DRAMCS* rd*)와 디램칩 라이트선택신호(DRAMCS* Wr*)로 상태 변위되는 스테이트 4(ST4) 및 스테이트 1(ST1) 과, 이 스테이트 4 및 1 (ST4, ST1)에서 발생된 인지신호(ACK*)에 의하여 상태 변위되는 스테이트 5(ST5) 및 스테이트 2(ST2) 와, 이 스테이트 5 및 2 (ST5, ST2)에서 다른 칩 선택신호(Othcs*)에 의하여 아이들(Idle) 상태로 가거나 또는 연속된 동작 신호인 디램칩 리드선택신호(DRAMCS* rd*)와 디램칩 라이트선택신호(DRAMCS* Wr*)가 발생하였을시 연속상태 스테이트(ST6, ST3)로 가는 처리로직으로 이뤄져 있다.In this case, when the read or write cycle for the DRAM occurs in the idle state of the system, the DRAM chip read selection signal (DRAMCS * rd *) and DRAM chip write selection signal (DRAMCS * Wr *) are used. State 5 (ST5) and State 2 (ST2) which are state-displaced by state 4 (ST4) and state 1 (ST1) to be displaced, and the acknowledgment signal (ACK *) generated in the state 4 and 1 (ST4, ST1). In this state 5 and 2 (ST5, ST2), the DRAM chip read selection signal (DRAMCS * rd *) and the DRAM chip which go to an idle state by another chip select signal (Othcs *) or are continuous operation signals. When the write select signal (DRAMCS * Wr *) occurs, the processing logic goes to the continuous state (ST6, ST3).
또한, 상기 연속상태 로직(1)과 함께 시스템에 구성되어져 있는 비교로직(2)은 제2도와 같이 나타내었다.In addition, the comparative logic 2 constructed in the system together with the continuous state logic 1 is shown in FIG.
여기서는 시스템 씨피유(3)의 어드레스(Address)포트와 이어져서 디램칩 선택신호(DRAMCS*)를 디코딩하는 디코더(21)와, 이 디코더(21)의 디램칩 선택신호(DRAMCS*)라인과 함께 씨피유(3)로부터의 어드레스 래치 이네블 신호(ALE) 라인이 연결되어져 있는 피엘디(PLD;22)와, 이 피엘디(22)에서 생성된 제 1 어드레스 래치 이네블 신호(ALE1)와 제 2 어드레스 래치 이네블 신호(ALE2)를 각기 래칭시키어 제 1,2 래치(23, 24)와, 이들 제 1,2 래치(23, 24)의 출력을 비교하는 비교기(25)와, 이 비교기(25)의 출력과 연속상태 로직(1)에서의 출력을 논리곱하여 페이지 신호를 생성하는 게이트(26)와의 관련 구성으로 이루어져 있다.In this case, the decoder 21 is connected to the address port of the system CPU 3 to decode the DRAM chip select signal DRAMCS *, and the CPU chip together with the DRAM chip select signal DRAMCS line of the decoder 21. The PDL 22 connected to the address latch enable signal ALE line from (3), the first address latch enable signal ALE1 and the second address generated by the PDL 22; A comparator 25 for latching the latch enable signal ALE2 to compare the first and second latches 23 and 24 with the outputs of the first and second latches 23 and 24, and the comparator 25 And a gate 26 for generating a page signal by logically multiplying the output of the continuous state logic 1 with the output of the "
이러한 구성의 본 발명은 그 작용 및 효과가 다음과 같다.The present invention of such a configuration is as follows.
즉, 제2도예의 본 발명에 의한 비교로직(2)에서 피엘디(22)는 디코더(21)에서 발생하는 디램칩 선택신호(DRAMCS*)와 씨피유(3)의 어드레스 래치 이네블(ALE) 신호에 의해 첫번째 디램 액세스 시에는 제 1 어드레스 래치 이네블 신호(ALE)를 발생시켜 제 1 래치(23)에 저장시키고, 두째번에는 제 2 어드레스 래치 이네블 신호(ALE2)를 발생시켜 제 2 래치(24)에 각기 저장한다.That is, in the comparative logic 2 according to the present invention of the second embodiment, the PDL 22 has the DRAM chip select signal DRAMCS * generated by the decoder 21 and the address latch enable ALE of the CPI 3. When the first DRAM is accessed by the signal, the first address latch enable signal ALE is generated and stored in the first latch 23, and the second address latch enable signal ALE2 is generated and the second latch is generated. Store each in (24).
이후 상기 제 1,2 래치(23, 24)에 저장된 값을 비교기(25)로 비교하여 게이트(26)의 일측 입력으로 제공하며, 이때의 래치에 입력되는 개수 n 과, 어드레스의 범위를 조정하면 원하는 디램의 페이지에 맞는 페이지 신호를 발생시킬 수 있게 되는 것이다.Thereafter, the values stored in the first and second latches 23 and 24 are compared to the comparators 25 and provided as inputs to one side of the gate 26. When the number n and the range of addresses input to the latches at this time are adjusted, It is possible to generate a page signal suitable for the page of the desired DRAM.
일예로, 래치의 입력에 사용되는 어드레스로 어떤 범위를 사용할 것인가에 따라서 페이지의 크기를 조정할 수 있는 것으로서, 어드레스17:9를 입력으로 쓸때는 512 byte가 페이지 크기가 되는 것이고, 어드레스19:10를 입력으로 사용한다면, 1 K byte의 페이지 크기로 디램을 구현하는 경우이고, 어드레스20:11를 입력으로 사용하면 2 K byte 페이지 크기로 디램을 구성할 수 있는 것이며, 이렇게 하여 입력되는 어드레스의 범위를 조정가능해져 디램의 페이지 크기 및 디램의 크기를 원하는 규격대로 구성할 수 있게 되는 것이다.For example, the page size can be adjusted according to the range used as the address used for the input of the latch. When an address 17: 9 is input, 512 bytes become the page size. If it is used as an input, the DRAM is implemented with a page size of 1 K byte, and if the address 20:11 is used as an input, the DRAM can be configured with a 2 K byte page size. It is possible to adjust the page size of the DRAM and the size of the DRAM can be configured according to the desired specifications.
또, 제1도 및 제2도예의 연속상태 로직(1)은 시스템이 아이들(Idle) 상태에서 디램에 대한 리드(Read)나 라이트(Write) 사이클이 발생할 때 디램칩 리드선택신호(DRAMCS* rd*)와 디램칩 라이트선택신호(DRAMCS* Wr*)로 상태 변위되는 스테이트 4(ST4) 및 스테이트 1(ST1)로 가고, 다시 이 스테이트 4 및 1 (ST4, ST1)에서 발생된 인지신호(ACK*)에 의하여 상태 변위되는 스테이트 5(ST5) 및 스테이트 2(ST2)로 가며, 이 스테이트 5 및 2(ST5, ST2)에서 연속된 동작 신호인 디램칩 리드선택신호(DRAMCS* rd*)와 디램칩 라이트선택신호(DRAMCS* Wr*)가 발생하였을시 연속상태 스테이트(ST6, ST3)로 가서 이때에 연속상태 신호인 CONT*을 발생하여 게이트(26)의 타측에 입력으로 제공한다.In addition, the continuous state logic 1 of FIGS. 1 and 2 shows the DRAM chip read selection signal DRAMCS * rd when the system generates a read or write cycle for the DRAM in the idle state. Go to state 4 (ST4) and state 1 (ST1), which are state-displaced by the DRAM chip write selection signal (DRAMCS * Wr *), and the acknowledgment signal (ACK) generated at these states 4 and 1 (ST4, ST1). Go to state 5 (ST5) and state 2 (ST2) which are state-displaced by *), and the DRAM chip read select signal (DRAMCS * rd *) and the When the RAM chip write selection signal (DRAMCS * Wr *) is generated, it goes to the continuous state (ST6, ST3) and generates a continuous state signal CONT * at this time and provides it to the other side of the gate 26 as an input.
그러므로, 비교기(25)의 출력과 연속상태 로직(1)의 출력을 각기 게이트(26)를 통과시켜서 얻은 신호는 원하는 범위의 상위 어드레스가 동일하고 디램을 연속적으로 접근하는 것을 의미하므로 이 페이지 신호를 이용 디램에서 제공하는 패스트 페이지 모드로 이용할 수 있게 되는 것이다.Therefore, the signal obtained by passing the output of the comparator 25 and the output of the continuous state logic 1 through the gate 26 respectively means that the upper address of the desired range is the same and the page signal is continuously accessed. It will be available in the fast page mode provided by the usage DRAM.
이와 같은 본 발명은 고정된 크기의 페이지 신호를 발생시키거나 페이지 신호가 없는 씨피유에서는 씨피유의 외부에서 적정한 상위 어드레스를 비교하고 연속적인 디램 액세스임을 확인하여 로직을 구현하여 보드 디자이너가 원하는 만큼의 디램 페이지 크기와 디램 크기를 구성할 수 있는 것이며, 또한 발생되는 페이지 신호를 이용 디램의 패스트 페이지 모드를 사용할 수 있으므로 시스템의 성능을 향상시킬 수 있는 것이다.As described above, the present invention generates a page signal having a fixed size or does not have a page signal, and compares an appropriate upper address outside the CPI and confirms that it is a continuous DRAM access, thereby implementing logic to implement as many DRAM pages as the board designer wants. The size and DRAM size can be configured, and the generated page signal can be used to use the DRAM's fast page mode, thereby improving system performance.
Claims (3)
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| KR1019940034305A KR0158721B1 (en) | 1994-12-15 | 1994-12-15 | Page signal generating circuit |
Applications Claiming Priority (1)
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| KR1019940034305A KR0158721B1 (en) | 1994-12-15 | 1994-12-15 | Page signal generating circuit |
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Family Applications (1)
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| KR1019940034305A KR0158721B1 (en) | 1994-12-15 | 1994-12-15 | Page signal generating circuit |
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1994
- 1994-12-15 KR KR1019940034305A patent/KR0158721B1/en not_active IP Right Cessation
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| KR960024976A (en) | 1996-07-20 |
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