KR0155945B1 - 제너 재핑 회로 및 이를 이용한 증폭기 - Google Patents

제너 재핑 회로 및 이를 이용한 증폭기 Download PDF

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Abstract

본 발명은 제너 재핑 회로 및 이를 이용한 증폭기를 공개한다. 그 회로는 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단과, 선택신호에 응답하여 소정 전압을 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단과, 복수개의 재핑 인에이불 수단에 의해 재핑 여부가 각각 결정되고, 셋트 전압이 인가되는 복수개의 음극과 복수개의 제1노드에 각각 연결된 양극을 가진 복수개의 제너 다이오드들과, 기준 전위와 복수개의 제1노드 사이에 연결되는 복수개의 제1저항들을 구비하고, 기준 전위와 셋트 전압이 인가되는 단자 사이의 저항값은 복수개의 제너 다이오드들의 재핑에 응답하여 가변되는 것을 특징으로 하고, 종래의 재너 재핑회로에서와 같은 펄스 인가용의 많은 패드가 불필요하고, 칩은 조립한 후 패키지 상에서 재핑 가능하여 전기적 특성의 정밀도 향상을 실현할 수 있는 효과가 있다.

Description

제너 재핑 회로(zener zapping circuit) 및 이를 이용한 증폭기
제1도는 종래의 제너 재핑 회로의 회로도이다.
제2도는 본 발명의 일실시예의 제너 재핑 회로의 회로도이다.
제3도는 제2도에 도시된 재핑 인에이블부의 세부적인 구성도이다.
제4도는 본 발명의 다른 실시예의 퓨징 회로의 회로도이다.
제5도는 제2도에 도시된 제너 재핑 회로를 이용한 본 발명에 의한 증폭기의 일실시예의 회로도이다.
본 발명은 제너 재핑 회로(zoner zapping circuit)에 관한 것으로서, 특히, 저항값을 가변하기 위해 이용되는 제너 재핑 회로 및 이를 이용한 증폭기에 관한 것이다.
제너 재핑 회로는 재너 잽 다이오드에 역기전류를 가하여 회로의 일부를 변화시킨다. 회로의 일부가 변화됨으로서 저항값의 변화 또는 회로 일부의 변화로 인한 전기적인 특성의 조정이 가능하게 된다.
제1도는 종래의 제너 재핑 회로의 회로도로서, 단자 A와 단자 B사이에 병렬 연결된 저항(R1)과 제너 다이오드(D1), 저항(R1)에 병렬 연결된 저항(R2)과 제어 다이오드(D2), 저항(R1)에 병렬 연결된 저항(R3)과 제너 다이오드(D3) 및 저항들(R1, R2, R3) 및 제너 다이오드들(D1, D2, D3)의 직렬 연결 사이에 각각 연결된 패드들(P1, P2, P3)로 구성되어 있다.
제1도에 도시된 단자 A와 단자 B 사이의 저항값은 제너 다이오드들(D1, D2, D3)의 재핑 여부에 따라서 달라진다. 또한, 단자 A와 단자 B를 임의의 증폭기에 연결시켜 증폭기의 이득특성을 변화시키는데 사용할 수 있다. 이른바, 저항들(R1, R2, R3)과 각각 쌍으로 연결된 제너 다이오드들(D1, D2, D3)의 온/오프 상태의 적절한 조합을 결정하고 재핑함으로서 단자 A와 단자 B 사이의 저항값이 변화된다.
이와 같은 특성을 얻기 위해 제너 다이오드를 미리 회로중에 다수 배치하여 놓고,재핑하지 않은 경우에는 다이오드와 순방향으로 온되지 않고, 역방향으로 제너 전압 이상의 전압이 가해지지 않게 되는 조건하에서는 오프상태로 해서 사용한다.
이 때, 제너 다이오드들(D1, D2, D3)중에서 선택적인 재핑을 위해 제너 다이오드 한개당 최소한 한개의 재핑 펄스 인가용의 패드들(P1, P2, P3)이 필수적이며, 각 제너 다이오드들(D1, D2, D3)에 대응한 패드들에 외부로부터 전류 펄스를 인가함으로서 지정된 위치만 온 시킬 수 있다.
하지만, 제너 재핑을 하기 위해서는 재핑 펄스 인가용의 패드를 특별하게 배치시켜야 한다.
한편, 집적회로 제조상 제너 재핑은 웨이퍼상에서 수행할 수 있고, 칩을 조립한 뒤, 패키지 상태에서 할 수도 있다. 웨이퍼상에서 재핑을 수행할 경우에는 재핑 펄스 인가용의 패드를 상술한 바와 같이, 재핑하고자 하는 숫자만큼 배치시켜 놓아야하기 때문에 칩 크기가 커지는 문제점과 재핑 후 칩 조립시에 특성의 변화가 일어나 재핑 특성의 정밀도를 낮출 수 있는 문제점이 있다.
게다가, 칩을 조립한 뒤 패키지 상태에서 재핑을 수행할 경우에는 우선적으로 패키지 핀으로 와이어 본딩할 패드가 재핑하고자 하는 숫자 만큼 필요하며 그와 동일한 숫자 만큼 핀수가 패키지 상에 있어야 하기 때문에 칩 크기가 증가하고, 패키지 크기 및 핀수가 증가하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 소수의 핀으로 다수의 제너 재핑이 가능한 제너 재핑 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 본 발명에 의한 제너 재핑 회로를 이용한 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 제너 재핑 회로는 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단과, 선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단과, 상기 복수개의 재핑 인에이블 수단에 의해 재핑 여부가 각각 결정되고, 셋트 전압이 인가되는 복수개의 음극과 복수개의 제1노드에 각각 연결된 양극을 가진 복수개의 제너 다이오드들과, 기준 전위와 상기 복수개의 제1노드 사이에 연결되는 복수개의 제1저항들로 구성되고, 상기 기준 전위와 상기 셋트 전압이 인가되는 단자 사이의 저항값은 상기 복수개의 제너 다이오드들의 재핑에 응답하여 가변되는 것이 바람직하다.
또한, 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단과, 선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단과, 상기 복수개의 재핑 인에이블 수단에 의해 단락 여부가 각각 결정되고, 셋트 전압 인가 단자와 복수개의 제1노드에 각각 연결된 복수개의 퓨즈들과, 기준 전위와 복수개의 상기 제1노드 사이에 연결되는 복수개의 제1저항들로 구성되고, 상기 기준 전위와 상기 셋트 전압 인가 단자 사이의 저항값은 상기 복수개의 퓨즈들의 단락 여부에 따라 가변되는 것이 바람직하다.
본 발명의 다른 목적을 달성하기 위한 본 발명에 의한 제너 재핑 회로를 이용한 증폭기는 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단과, 선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단과, 상기 복수개의 재핑 인에이블 수단에 의해 재핑 여부가 각각 결정되고, 셋트 전압이 인가되는 복수개의 음극과 복수개의 제1노드에 각각 연결된 양극을 가진 복수개의 제너 다이오드들과, 기준 전위와 상기 복수개의 제1노드 사이에 연결되는 복수개의 제1저항들과, 일측이 상기 전원 전압과 연결된 제2저항과, 상기제2저항의 타측과 연결되는 콜렉터, 입력전압이 인가되는 베이스 및 제2노드와 연결된 에미터를 가진 제1트랜지스터와, 상기 제2노드와 상기 셋트 전압이 인가되는 단자 사이에 연결되는 제3저항과, 상기 제2노드와 상기 기준 전위 사이에 연결되는 제4저항으로 구성되고, 상기 제1트랜지스터의 콜렉터로 상기 입력전압의 증폭된 전압을 출력하는 것이 바람직하다.
또한, 소정 전압에 응답하여 재핑을 인에이블하기 위한 복구개의 재핑 인에이블 수단과, 선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단과, 상기 복수개의 재핑 인에이블 수단에 의해 단락 여부가 각각 결정되고, 셋트 전압 인가 단자와 복수개의 제1노드에 각각 연결된 복수개의 퓨즈들과, 기준 전위와 복수개의 상기 제1노드 사이에 연결되는 복수개의 제1저항들과, 일측이 상기 전원 전압과 연결된 제2저항과, 상기 제2저항의 타측과 연결되는 콜렉터, 입력전압이 인가되는 베이스 및 제2노드와 연결된 에미터를 가진 제1트랜지스터와,상기 제2노드와 상기 셋트 전압이 인가되는 단자 사이에 연결되는 제3저항 및 상기 제2노드와 상기 기준 전위 사이에 연결되는 제4저항으로 구성되고, 상기 제1트랜지스터의 콜렉터로 상기 입력전압의 증폭된 전압을 출력하는 것이 바람직하다.
이하, 본 발명에 의한 제너 재핑 회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제2도는 본 발명의 일실시예의 제너 재핑 회로의 회로도로서, 소정 전압에 응답하여 재핑을 인에이블하기 위한 제1~K(여기서 K는 2이상의 양의 정수)재핑 인에이블부(402-406)와, 선택신호(SC)에 응답하여 소정 전압을 제1∼K재핑 인에이블부들(402-406)중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택부(500)와, 제1∼K재핑 인에이블부들(402-406)에 의해 재핑 여부가 각각 결정되고, 셋트 전압(SET)이 인가되는 복수개의 음극과 복수개의 제1노드(N11, N12,‥‥, N1K)에 각각 연결된 양극을 가진 복수개의 제너 다이오드들(D1, D2,‥‥, DK)과, 기준 전위(GND)와 복수개의 제1노드(N11, N12,‥‥, N1K) 사이에 연결되는 복수개의 제4저항들(R41, R42,‥‥, R4K)로 구성된다.
제3도는 제2도에 도시된 각 재핑 인에이블부의 세부적인 구성도로서, 소정 전압(IN)이 인가되는 게이트 전극, 전원 전압(VDD)과 제2노드(N2) 사이에 연결되는 드레인 및 소스를 가진 MOS트랜지스터(MN1)와, 제2노드(N2)에 연결된 일측을 가진 제5저항(R5)과, 제5저항(R5)의 타측에 연결된 베이스와, 전원 전압(VDD)과 제3노드(N3) 사이에 연결되는 콜렉터 및 에미터를 가진 제1트랜지스터(Q1)와, 제3노드(N3)와 기준 전위(VDD) 사이에 연결되는 제6저항(R6) 및 제3노드(N3)와 연결된 베이스와, 제1노드(N1)와 기준 전위(GND) 사이에 연결되는 콜렉터 및 에미터를 가진 제2트랜지스터(Q2)로 구성된다.
제너 재핑 회로의 동작은 크게 두가지 모드로 이루어지며, 그 중 한 모드는 제너 다이오드(D1~DK)의 재핑 여부를 결정하는 재핑모드이고, 다른 모드는 노말 모드이다.
재핑 모드에서 세트 단자(SET)의 레벨은 제너 다이오드(D1~DK)가 재핑될 수 있는 레벨이 인가되며, 제너 다이오드(D1~DK)의 재핑 여부는 재핑 인에이블부의 상태에 따라서 결정된다 즉, 제너 다이오드(D1~DK)가 재핑하기 전 상태는 제너 다이오드(D1∼DK)의 양단이 순방향 바이어스 상태이면 온되고, 역방향 바이어스가 걸리면 제너 전압(대략, 6∼8볼트)이 나타난다.
한편, 제너 다이오드(D1~DK)가 재핑 되었다면 음극과 양극 사이에 있는 실리콘 옥사이드(SiO2)층 밑에 멜팅된 메탈층이 형성되어 다이오드 양단에 영구히 단락회로를 형성한다. 이와 같은 상태를 재핑되었다고 말한다.
먼저, 제2도에 있어서, 노말 모드에 대해 설명하면, 셋트 단자(SET)는 오픈(OPEN) 상태에 있게 되고, 제너 다이오드의 상태가 재핑된 상태인가 재핑되지 않은 상태인가에 따라서 단자 A'와 B'사이의 저항값이 변하게 된다.
재핑되지 않았을 경우에는 단자 A' 와 B' 사이의 저항값은 '∞'이다. 그러나, 만일,예를 들어, 제너 다이오드(D1 및 DK)이 재핑되었을 경우에 단자 A'와 B' 사이의 저항값(Req)은 다음 식(1)과 같다.
일반적으로, 식(1)은 재핑된 제너 다이오드에 연결된 저항들의 병렬 저항값으로서 표현 된다.
재핑 모드에 대한 동작을 설명하면, 상술한 바와 같이 셋트 단자(SET)에 제너 다이오드가 충분히 재핑될 수 있는 전류 혹은 전압 레벨이 가해지고 있다고 가정할 때, 제너 다이오드가 재핑이 되는 것은 제3도에 도시된 재핑 인에이블부의 MOS트랜지스터(MN1)의 게이트 전극에 인가되는 입력신호(IN)의 레벨에 따라 달라진다. 입력신호(IN)가 로우레벨이라면 NMOS트랜지스터(MN1)는 턴 오프되어 NPN트랜지스터들(Q1 및 Q2)도 오프 상태로 되어 해당 제너 다이오드는 아무런 영향도 받지 않는다. 하지만, 입력신호(IN)가 하이레벨이라면 NMOS트랜지스터(MN1)는 포화상태로 되고 제1트랜지스터(Q1)는 온되고, 또한 제2트랜지스터(Q2)는 포화상태가 되어, 해당 제너 다이오드에는 순간적으로 많은 전류가 흐르게 된다. 이 때, 해당 제너 다이오드에 많은 전류가 흐르는 시간적인 기간은 입력신호(IN)가 하이레벨을 유지하는 기간동안이다.
이와 같이 재핑 모드에서는 제너 다이오드가 충분히 재핑될 수 있는 시간적인 기간동안 입력신호(IN)가 가해지는 것을 조건으로 한다.
하지만, 집적회로 제조에 있어서 생산시간을 가능한 한 줄이는 것은 원가절감 및 경쟁력 재고에 필수적인 것이어서 제너 다이오드가 완벽하게 재핑되도록 충분히 긴 시간을 가지고 전류를 흘려주는 것은 비효율적이므로 가능한 적당한 기간동안 전류를 흘려주어야 한다.
제2도에 도시된 각 제너 다이오드는 해당하는 재핑 인에이블부를 마련하고 있으며, 재핑 인에이블 선택부(500)는 선택신호(SC)에 응답하여 재핑 인에이블부들(402, 404,‥‥, 406)중 적어도 하나에 선택적으로 소정 전압(Vp)을 공급하여, 원하는 제너 다이오드만을 재핑함으로서, 단자 A'와 B' 간의 저항값을 가변시킬 수 있다.
제4도는 본 발명의 다른 실시예의 퓨징 회로의 회로도로서, 소정 전압에 응답하여 재핑을 인에이블하기 위한 제1~K재핑 인에이블부들(702, 704,‥‥, 706)과, 선택신호(SC)에 응답하여 소정 전압(Vp)을 복수개의 재핑 인에이블 수단들(702, 704,‥‥, 706)중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택부(800)와, 복수개의 재핑 인에이블부들(702, 704,‥‥, 706)에 의해 단락 여부가 각각 결정되고, 셋트 전압 인가 단자(SET)와 복수개의 제1노드(N11, N12,‥‥,N1K)에 각각 연결된 복수개의 퓨즈들(602, 604,‥‥, 606)과, 기준 전위(GND)와 복수개의 제1노드(N11, N12,‥‥, N1K) 사이에 연결되는 복수개의 제7저항들(R71, R72‥‥‥ R7K)로 구성되어 있다.
제4도에 도시된 재핑 인에이블부(702, 704,‥‥, 706)의 구성 및 동작은 제3도에 도시된 재핑 인에이블부의 구성 및 동작과 동일하다.
제4도에 도시된 퓨징회로는 제2도에 도시된 제너 다이오드(D1, D2,‥‥, DK)를 퓨즈(602, 604,‥‥, 606)로 대체한 것으로서, 제2도에 도시된 제너 다이오드의 역할을 퓨즈가 대신하는 것을 제외하고는 제2도에 도시된 회로와 동일한 동작을 수행한다. 즉, 재핑 인에이블부의 동작에 응답하여 각 퓨즈(602, 604,‥‥, 606)의 퓨징동작이 단자 A'와 B'의 저항값을 변화시킨다.
본 발명에 의한 제너 재핑 회로의 응용례로서 제너 재핑 회로를 이용한 증폭기의 구성 및 동작을 다음과 같이 설명한다.
제5도는 제2도에 도시된 제너 재핑 회로를 이용한 본 발명에 의한 증폭기의 일실시예의 회로도로서, 소정 전압(Vp)에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블부들(402, 404,‥‥, 406)과, 선택신호(SC)에 응답하여 소정 전압(Vp)을 복수개의 재핑 인에이블부들(402, 404,‥‥, 406)중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택부(500)와, 복수개의 재핑 인에이블부(402, 404,‥‥, 406)에 의해 재핑 여부가 각각 결정되고, 셋트 전압(SET)이 인가되는 복수개의 음극과 복수개의 제1보드(N11, N12,‥‥, N1K)에 각각 연결된 양극을 가진 복수개의 제너 다이오드들(Dl, D2,‥‥, DK)과, 기준 전위(GND)와 복수개의 제1노드(N11, N12,‥‥, N1K) 사이에 연결되는 복수개의 제4저항들(R41, R42,‥‥, R4K)로 구성되는 제너 재핑 회로(900)와, 일측이 전원 전압(VDD)과 연결된 제8저항(R8)과, 제8저항(R8)의 타측과 연결되는 콜렉터, 입력전압(VIN)이 인가되는 베이스 및 제4노드(N4)와 연결된 에미터를 가진 제3트랜지스저(Q3)와, 제4노드(N4)와 셋트 전압이 인가되는 단자(SET) 사이에 연결되는 제10저항(R10)과, 제4노드(N4)와 기준 전위(GND) 사이에 연결되는 제9저항(R9)으로 구성된다.
제5도에 도시된 제너 재핑 회로(900) 및 각 재핑 인에이블부의 구성 및 동작은 제2도 및 제3도에 도시된 제핑 인에이블부의 구성 및 동작과 동일하다.
제5도에 도시된 증폭기의 제3트랜지스터(Q3)는 입력전압(VIN)을 베이스로 입력하여 제너 재핑 회로(900)에 제너 다이오드의 재핑에 따라 달리 증폭된 출력전압(VOUT)을 콜렉터를 통해 출력한다. 즉, 제5도에 도시된 증폭기의 전압이득은 제너 다이오드의 재핑 여부에 따라 달라지는 제3트랜지스터(Q3)의 에미터와 접지간의 저항값에 따라 변한다.
제5도에 도시된 증폭기는 제너 다이오드가 재핑되지 않았을 경우, 다음 식(2)와 같은 전압 이득(G)을 가지고, 제너 다이오드(D1, DK)가 재핑되었을 경우, 다음 식(3)과 같은 전압 이득을 가진다.
식(3)에서 저항 Req는 식(1)의 저항값이다.
식(3)으로부터 알 수 있듯이 , 제너 다이오드의 재핑에 의해 증폭기 이득의 조정이 가능하다. 또한, 제5도에 도시된 증폭기는 제2도에 도시된 제너 재핑 회로(900) 대신에 제4도에 도시된 퓨징 회로를 이용할 수도 있다. 즉, 제5도에 도시된 증폭기는 제너 다이오드들(또는 퓨즈)의 재핑(단락) 조합에 의해 이득을 더욱 넓게 조정할 수 있다.
상술한 바와 같이, 본 발명에 의한 제너 재핑 회로는 종래의 재너 재핑회로에서와 같이 펄스 인가용의 많은 패드가 불필요하고, 칩은 조립한 후 패키지 상에서 재핑 가능하여 전기적 특성의 정밀도 향상을 실현할 수 있는 효과가 있다.

Claims (8)

  1. 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단;선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단; 상기 복수개의 재핑 인에이블 수단에 의해 재핑 여부가 각각 결정되고, 셋트 전압이 인가되는 복수개의 음극과 복수개의 제1노드에 각각 연결된 양극을 가진 복수개의 제너 다이오드들; 기준 전위와 상기 복수개의 제1노드 사이에 연결되는 복수개의 제1저항들을 구비하고, 상기 기준 전위와 상기 셋트 전압이 인가되는 단자 사이의 저항값은 상기 복수개의 제너 다이오드들의 재핑에 응답하여 가변되는 것을 특징으로 하는 제너 재핑 회로.
  2. 제1항에 있어서, 상기 복수개의 재핑 인에이블 수단의 각각은 상기 소정 전압이 인가되는 게이트 전극, 전원 전압과 제2노드 사이에 연결되는 드레인 및 소스를 가진 MOS트랜지스터; 상기 제2노드에 연결된 일측을 가진 제2저항; 상기 제2저항의 타측에 연결된 베이스와, 상기 전원 전압과 제3노드사이에 연결되는 콜렉터 및 에미터를 가진 제1트랜지스터 상기 제3노드와 상기 기준 전위 사이에 연결되는 제3저항; 및 상기 제3노드와 연결된 베이스와, 상기 제1노드와 상기 기준 전위 사이에 연결되는 콜렉터 및 에미터를 가진 제2트랜지스터를 구비하는 것을 특징으로 하는 제너 재핑 회로.
  3. 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단;선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단; 상기 복수개의 재핑 인에이블 수단에 의해 단락 여부가 각각 결정되고, 셋트 전압 인가 단자와 복수개의 제1노드에 각각 연결된 복수개의 퓨즈들; 기준 전위와 복수개의 상기 제1노드 사이에 연결되는 복수개의 제1저항들을 구비하고, 상기 기준 전위와 상기 셋트 전압 인가 단자 사이의 저항값은 상기 복수개의 퓨즈들의 단락 여부에 따라 가변되는 것을 특징으로 하는 제너 재핑회로.
  4. 제3항에 있어서, 상기 복수개의 재핑 인에이블 수단의 각각은 상기 소정 전압이 인가되는 게이트 전극과 전원 전압과 제2노드사이에 연결되는 드레인 및 소스를 가진 MOS트랜지스터; 상기 제2노드에 연결된 일측을 가진 제2저항; 상기 제2저항의 타측에 연결된 베이스와, 상기 전원 전압과 제3노드 사이에 연결되는 콜렉터 및 에미터를 가진 제1트랜지스터; 상기 제3노드와 상기 기준 전위 사이에 연결되는 제3저항; 및 상기 제3노드와 연결된 베이스와, 상기 제1노드와 상기 기준 전위 사이에 연결되는 콜렉터 및 에미터를 가진 제2트랜지스터를 구비하는 것을 특징으로 하는 제너 재핑 회로.
  5. 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단;선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택 수단; 상기 복수개의 재핑 인에이블 수단에 의해 재핑 여부가 각각 결정되고, 셋트 전압이 인가되는 복수개의 음극과 복수개의 제1노드에 각각 연결된 양극을 가진 복수개의 제너 다이오드들; 기준 전위와 상기 복수개의 제1노드 사이에 연결되는 복수개의 제1저항들; 일측이 상기 전원 전압과 연결된 제2저항; 상기 제2저항의 타측과 연결되는 콜렉터, 입력전압이 인가되는 베이스 및 제2노드와 연결된 에미터를 가진 제1트랜지스터; 상기 제2노드와 상기 셋트 전압이 인가되는 단자 사이에 연결되는 제 3저항; 상기 제2노드와 상기 기준 전위 사이에 연결되는 제4저항을 구비하고, 상기 제1트랜지스터의 콜렉터로 상기 입력전압의 증폭된 전압을 출력하는 것을 특징으로 하는 제너 재핑 회로를 이용한 증폭기.
  6. 제5항에 있어서, 상기 복수개의 재핑 인에이블 수단의 각각은 상기 소정 전압이 인가되는 게이트 전극, 전원 전압과 제3노드 사이에 연결되는 드레인 및 소스를 가진 MOS트랜지스터; 상기 제3노드에 연결된 일측을 가진 제6저항; 상기 제5저항의 타측에 연결된 베이스와, 상기 전원 전압과 제4노드사이에 연결되는 콜렉터 및 에미터를 가진 제2트랜지스터; 상기 제4보드와 상기 기준 전위 사이에 연결되는 제6저항; 및 상기 제4노드와 연결된 베이스와, 상기 제1노드와 상기 기준 전위사이에 연결되는 콜렉터 및 에미터를 가진 제3트랜지스터를 구비하는 것을 특징으로 하는 제너 재핑 회로를 이용한 증폭기.
  7. 소정 전압에 응답하여 재핑을 인에이블하기 위한 복수개의 재핑 인에이블 수단; 선택신호에 응답하여 상기 소정 전압을 상기 복수개의 재핑 인에이블 수단중 적어도 하나에 선택적으로 공급하는 재핑 인에이블 선택수단; 상기 복수개의 재핑 인에이블 수단에 의해 단락 여부가 각각 결정되고, 셋트 전압 인가 단자와 복수개의 제1노드에 각각 연결된 복수개의 퓨즈들; 기준 전위와 복수개의 상기 제1노드 사이에 연결되는 복수개의 제1저항들; 일측이 상기 전원 전압과 연결된 제2저항; 상기 제2저항의 타측과 연결되는 콜렉터, 입력전압이 인가되는 베이스 및 제2노드와 연결된 에미터를 가진 제1트랜지스터; 상기 제2노드와 상기 셋트 전압이 인가되는 단자 사이에 연결되는 제3저항; 및 상기 제2노드와 상기 기준 전위 사이에 연결되는 제4저항을 구비하고, 상기 제1트랜지스터의 콜렉터로 상기 입력전압의 증폭된 전압을 출력하는 것을 특징으로 하는 제너 재핑 회로를 이용한 증폭기.
  8. 제7항에 있어서, 상기 복수개의 재핑 인에이블 수단의 각각은 상기 소정 전압이 인가되는 게이트 전극, 전원 전압과 제3노드 사이에 연결되는 드레인 및 소스를 가진 MOS트랜지스터; 상기 제3노드에 연결된 일측을 가진 제5저항; 상기 제5저항의 타측에 연결된 베이스와, 상기 전원 전압과 제4노드사이에 연결되는 콜렉터 및 에미터를 가진 제2트랜지스터; 상기 제4노드와 상기 기준 전위 사이에 연결되는 제5저항; 및 상기 제4노드와 연결된 베이스와, 상기 제1노드와 상기 기준 전위 사이에 연결되는 콜렉터 및 에미터를 가진 제3트랜지스터를 구비하는 것을 특징으로 하는 제너 재핑 회로를 이용한 증폭기.
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