KR0154139B1 - 절연 기판의 주표면상에 박막성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성방법 - Google Patents

절연 기판의 주표면상에 박막성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성방법 Download PDF

Info

Publication number
KR0154139B1
KR0154139B1 KR1019930022552A KR930022552A KR0154139B1 KR 0154139 B1 KR0154139 B1 KR 0154139B1 KR 1019930022552 A KR1019930022552 A KR 1019930022552A KR 930022552 A KR930022552 A KR 930022552A KR 0154139 B1 KR0154139 B1 KR 0154139B1
Authority
KR
South Korea
Prior art keywords
metal layer
thickness
layer
range
thin film
Prior art date
Application number
KR1019930022552A
Other languages
English (en)
Other versions
KR940010224A (ko
Inventor
피터 프랑켄탈 로버트
오. 이비두니 아지볼라
라일 크라우제 데니스
Original Assignee
오레그 이. 엘버
아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오레그 이. 엘버, 아메리칸 텔리폰 앤드 텔레그라프 캄파니 filed Critical 오레그 이. 엘버
Publication of KR940010224A publication Critical patent/KR940010224A/ko
Application granted granted Critical
Publication of KR0154139B1 publication Critical patent/KR0154139B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/021—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material including at least one metal alloy layer
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Die Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

티탄으로 시작하여 오름순으로 다음의 혼합물 Ti-TiPd-Cu-Ni-Au을 갖는 계속적인 금속층의 혼합물인 새로운 금속화(metallization)가 기술된다. TiPd는 이 합금 무게의 0.3 내지 14 무게 퍼센트 Pd를 함유한 티탄과 팔라듐의 혼합물이다. 상기 TiPd 합금은 0.5 내지 2.0 이상, 양호하게는 0.5 내지 1.2 무게 퍼센트 HF를 함유한 수용액에서 에칭 가능하다. TiPd 합금의 사용은 종래의 Ti-Pd-Cu-Ni-Au 금속화에서 Ti층의 에칭과 Pd층의 리프트-오프(거부 에칭)후 남게되는 Pd잔류물의 발생을 방지한다. Ti 및 TiPd 층은 각각 100 내지 300㎚및 50 내지 800㎚와, 상기 금속화의 본딩 특성을 유지하는데 필요한 전체 최소 두께로 제공된다. 상기 금속화는 집적회로(ICs), 하이브리드 집적 회로(HICs) 필름 집적 회로(FICs), 멀티-칩 모듈(MCMs) 등을 포함하는 여러 회로에서 사용하기 적합하다.

Description

절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성 방법
제1도는 비전도성 기판상의 금속화를 도시한 개략도.
제2도는 본 발명의 두 실시예에 따른 제조 단계를 도시한 흐름도.
제3도는 10 무게 퍼센트 HCl를 (106℃로) 끓일 때 Ti 금속화에 대한 퍼텐셜-시간 곡선을 도시한 도면.
제4도는 10 무게 퍼센트 HCl를 (106℃로) 끓일 때 Ti/TiPb(3 무게 퍼센트 Pb) 합금 금속화에 대한 퍼텐셜-시간 곡선을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 접촉 금속화 11 : 비전도성 기판
12 : 티탄층 13 : 티탄-팔라듐 합금층
15 : 니켈층 16 : 금층
19 : 구리층
[발명의 분야]
본 발명은 고속, 고밀도 하이브리드 집적 회로와 같은 집적 회로를 위한 구리에 의거한 금속화(copper-based metallization)에 관한 것이다.
[발명의 배경]
과거에는 고압 및 고성능 응용에 적합한 하이브리드 집적 회로(HICs)가 Ti-Pd-Au(TPA) 금속화로 제조되었다. 그러나, 비교적 저가의 현상(development)을 요하는 고가의 팔라듐 및 금이 TPA 금속화 시스템에서의 귀금속을 대체한다. 상기 구리에 의거한 금속화, Ti-Cu-Ni-Au(TCNA)가 상기 TPA 금속화에 대한 저가의 대체물로써 현상되었다. 상기 TCNA 금속화하는 Pd의 사용을 제지했고 비교적 낮은 시트 저항(sheet resistance)에 필요한 금의 두께를 감소시켰다. 상기 구리에 의거한 금속화가 저가라는 점외에, 구리는 또한 비교적 높은 전도도의 이점을 제공한다.
파츠, 하이브리드 및 패키지에 관한 IEEE 회보 Vol.PHP-11, No.4, 1975년 12월호, pp253 내지 262 에, J.M.Morabito 등의 Ti-Cu-Ni-Au(TCNA)의 물질 특징짓기-저가의 박막 전도체 시스템을 참조하여라. Morabito가 Pd층의 완전한 제거를 보여주는 반면, U.S. 특허 제4,016,050호는 Ti와 Cu층 사이의 임의의 박막으로써 TCNA 금속화에 Pd를 포함하는 것을 제안하고, U.S. 특허 제4,109,297호는 HIC 제조동안 TCNA 금속화에서 만나게되는 부식 문제를 극복하기 위해 Ti-Pd-Cu-Ni-Au(TCNA)를 형성하는 Ti와 Cu층 사이의 부착력을 개선하기 위해 Pd 박막의 사용을 보여준다. 상기 부식은 그자신을 티탄층으로부터 구리층의 넓은 엽열(delamination)과, 구리와 티탄사이의 엽열 및 블리스터링(blistering)의 조합으로써 나타낸다. 상기 엽열은 스퍼터링된 Ti-Cu 막상에 Cu-Ni-Au를 도금시킨후 관찰된다. 부식의 조합된 형태(엽열 및 블리스터링)에서, 상기 엽열은 200℃에서 30분 열가열 후 TCNA의 블리스터링을 동반한다. 상기 두 타입의 부식에 있어서, Ti 및 Cu층사이의 스퍼터된 Pd층의 인가는 상기 문제점을 제거한다.
그러나, TPCNA 금속화에서의 Pd의 사용은 또다른 문제점을 야기한다. 기판상에서의 금속성 잔류물에 의해 입증된 TPCNA 금속화의 불완전한 에칭은 HICs의 제조 동안 빈번히 관찰된다. 이들 잔류물은, 대부분 밑에 있는 Ti가 묽은 HF용액에서 화학적으로 에칭될때 Pd층이 화학적으로 에칭되지 않고, 오히려 언더컷되고 리프트 오프 또는 플레이크 오프(거부 에칭)되기 때문에 발생한다.
[발명의 요약]
본 발명은 오름순으로 다음의 혼합물 Ti-TiPd-Cu-Ni-Au을 갖는 연속적인 금속층의 혼합물인 새로운 금속화를 실현한다. TiPd는 이 합금 무게의 0.3 내지 14 무게 퍼센트 Pd를 함유한 티탄과 팔라듐의 혼합물이다. 상기 TiPd 합금은 0.5 내지 2.0 이상의 무게 퍼센트 HF 수용액에서 HF 에칭 가능하다. TiPd 합금의 사용은 종래의 Ti-Pd-Cu-Ni-Au 금속화에서 Ti층의 에칭과 Pd층의 리프트-오프(거부 에칭)후 남게되는 Pd잔류물의 발생을 방지한다. Ti 및 TiPd 층은 각각 100 내지 300㎚와 50 내지 800㎚와, 상기 금속화의 본딩 특성을 유지하는데 필요한 전체 최소 두께로 제공된다. 상기 새로운 금속화는 집적회로(ICs), 하이브리드 집적 회로(HICs) 필름 집적 회로(FICs), 멀티-칩 모듈(MCMs) 등을 포함하는 여러 회로에서 사용 가능하다.
[상세한 설명]
본 발명은 Ti-TiPd-Cu-Ni-Au[T(TP)CNA]로 확인된 새로운 금속화를 실현한다. 여기서, TiPd 및 (TP)는 티탄-팔라듐 합금을 나타낸다. 이 금속화는 종래 기술의 Ti-Pd-Cu-Ni-Au 금속화에서의 Pd 막을 TiPd 합금막으로 대체하므로써 형성된다. Pd는 전체 무게의 0.3 내지 14.0 무게 퍼센트, 양호하게는 0.5 내지 10 무게 퍼센트, 보다 양호하게는 2 내지 7 무게 퍼센트양으로 합금에 포함된다. 비교적 넓은 범위의 하한은 Ti 에 대한 부식 보호를 허용하기에 충분한 최소량이고, 상한은 상기 부식 보호에 있어서 어떠한 실질적 증가도 발생하지 않는 반면 Pd 거부 에칭의 가능성이 증가하게 되는 최대량이다. 상기 T(TP)CNA 금속화로 제조된 회로의 부식 저항은 표준 TPCNA 금속화를 가진 회로와 등가이다. Pd의 유리한 효과는, Ti 및 Pd의 합금으로써 금속화로써 제공될때, 분리된 Pd 층에 의해 제공된 것과 등가이다. 상기 유리한 효과는 구리와 티탄사이의 엽열 및 블리스터링의 가능성을 감소시켜준다.
상기 범위내에서, TiPd 합금은 묽은 HF 수용액에서 에칭 가능하다. 상기 합금의 에칭 가능성은 상기 합금에서의 Pd의 량이 10 무게 퍼센트 이상으로 증가하는 것을 감소시킨다. TPCNA 금속화에서 스퍼터링된 Pd막을 스퍼터링된 TiPd 합금막으로 대체시키는 것은 불완전한 에칭 금속 잔류물을 제거한다. 상기 스퍼터링된 합금막은 거부 에칭에 필요한 것보다 작은 HF 농도에서 쉽게 에칭될 수 있다. 상기 에칭을 사용하는 회로의 성공적인 에칭은 0.5 무게 퍼센트 HF 내지 2.0 무게 퍼센트 HF 이상 범위의 농도에서 얻어진다. 불완전한 에칭(잔류물 제공)은 0.5 무게 퍼센트보다 낮은 HF 농도에서 발생할 수 있다.
제1도에는 일반적으로 비전도성 기판(11)위에 번호(10)로 표시된 접촉 금속화(contact metallization)가 개략적으로 도시된다. 금속화(10)는 상기 비전도성 기판으로부터 오름순으로 티탄(12), 티탄-팔라듐 합금(13), 구리(14), 니켈(15) 및 금(16)을 포함하는 층들의 혼합물이다. 상기 층들은, Ti가 100 내지 300 나노미터(㎚)(최적 200 내지 250㎚)의 범위이고, TiPd 합금이 50 내지 300㎚(최적 100 내지 150㎚) 범위에 있으며, Cu 가 2,500 내지 4,000㎚(최적 3,000㎚) 범위에 있고, Ni가 800 내지 2,000㎚(최적 1,000㎚) 범위에 있으며, Au가 700 내지 2,500㎚(최적 1,500㎚) 범위에 있게 되도록 하는 두께로 침전된다. Ti, Cu, Ni 및 Au 층의 두께에 대한 이유는 U.S. 특허 제4,016,050호에 충분히 언급되어 있으므로 여기에서 재언급할 필요가 없을것 같다. Ti 및 TiPd층의 결합된 최소 두께는 상기 금속화의 본딩 특성을 유지할 수 있는 정도가 되어야 한다.
제2도에는, 본 발명에 따른 금속화를 준비하는 흐름도가 도시된다. 상기 흐름도는, 일반적으로, TiPdCuNiAu 금속화의 침전에 대해 U.S. 특허 제4,016,050호에 기술된 내용을 따른다. 상기 과정은 Pd를 TiPd로 대체하고, 단일의 묽은 HF 수용액에서 Ti 및 TiPd를 에칭하므로써 상이해진다.
제2도에 도시된 스텝의 시퀀스는 알루미나, 폴리이미드, 트리아젠형 중합체(triazene-based polymer)와 같은 세라믹과 중합체 기판으로부터 선택된 절연 기판의 사실상 전체 영역에 걸쳐 Ti 층의 침전으로 시작하여, 상기 Ti 층상에 TiPd 합금층을 침전시키고, 상기 TiPd 층상에 Cu 박막을 침전시킨다. 상기 Cu 박막은 300 내지 700, 양호하게는 500㎚ 범위안의 두께로 침전되며, 이는 2,500 내지 4,000㎚의 전체 Cu 두께중 아주 소량이다. 상기 Ti, TiPd 및 Cu 박막은 스퍼터링에 의해 침전된다. 이들 스터퍼링 스텝은 전형적으로 저항기 및 캐패시터 소자 예를 들면, 제1도의(17)와 같은 회로 소자의 기판상에서의 침전을 따른다. Ti, TiPd 및 Cu 막의 스퍼터링은 진공관을 파열시키지 않고도 동일한 챔버안에서 이들 금속의 침전을 허용한다. TiPd 합금은 Ti 타겟으로 삽입된 Pd 슬러그(slug)로 이루어진 타겟을 사용하여 스퍼터된다. 상기 타겟에서 Ti 표면적에 대한 Pd 표면적의 비율은 기술적으로 널리 공지된 바와 같이 스퍼터된 막 혼합을 결정한다. 대신, TiPd 합금 타겟은 TiPd 합금층을 침전시키는데 사용될 수도 있다. 스퍼터링이 양호한 종류의 침전인 반면, 이들 층들은 전자총(또는 빔) 증착에 의해 침전될 수도 있다.
상기 Ti, TiPd 층과 Cu 박막의 스퍼터링후 상기 Cu 박막의 표면에 대한 포토레지스트의 침전과, 원하는 상호 연결부 경로를 한정하는 패턴으로 Cu 표면을 노출시키는 포토레지스트의 패터닝(patterning)이 이루어진다. Cu 는 그후 원하는 Cu층(14)의 전체 두께를 갖도록 상기 박막 Cu의 노출된 표면 정상에 추가 두께로 전기 도금된다. 그후, Cu층(14)상에 Ni층(15)이 전기 도금된다. 이때, Au는 Ni층과 동일한 패턴으로 Ni층(15) 정상에서 전기 도금된다. 대신, 종래의 포토레지스트 패턴은, 단지, Au층(16)과 같이 Au 가 접촉을 목적으로 요구되는 윤곽을 그리는(delineating) 새로운 패턴으로 대체될 수 있다.
그후, 포토레지스트는 전체 금속화 영역으로부터 스트립되며, 상기 금속화 패턴에 의해 보호되지 않는 Cu 박막, TiPd 층 및 Ti 층들 부분은 에칭된다. Cu막은 암모니아를 함유한 수용액에 의해 제거된다. 상기 Ni층의 에칭 및 도금된 구리층의 언더-에칭(under-etching)을 막도록 주의해야 한다. TiPd 및 Ti는 0.5 내지 2 이상의 무게 퍼센트의 NF를 함유한 묽은 플루오르화 수소산에 의해 에칭된다. Ti-TiPd 에칭에 대해 0.5 무게 퍼센트 내지 1.2 무게 퍼센트 범위의 HF 농도 제한이 특히 적합하다. 이들 에칭액 모두는 기술적으로 널리 공지되어 있다.
Pd 대신 TiPd를 사용하는 것은 동일한 플루오르화 수소산 에칭 용액에 의한 Ti 및 TiPd의 에칭을 허용한다. Ti 층상에 TiPd 합금(0.3 내지 14 무게 퍼센트의 Pd)을 함유한 금속화로부터 제조된 회로는 어떠한 잔류물도 갖지 않고 1.2 무게 퍼센트 HF로 성공적으로 에칭되었다. 대조적으로, 1.2 무게 퍼센트 HF 용액으로 Ti를 에칭시키고 Pd를 리프트-오프 또는 플레이킹 오프(거부 에칭)시킴에 의해 Ti 및 Pd 층들의 혼합물로부터 Pd를 제거하는 것은 상기 기판상에 금속성 Pd 잔류물을 발생시킨다. TiPd합금을 함유한 모든 회로가 0.65 무게 퍼센트 HF 농도에서 연속성 및 절연 테스트(continuity and isolation tests)에 의해 확인된 바와 같이 성공적으로 에칭되었다. 0.5 무게 퍼센트 HF 이하의 농도에 대해, 잔류물이 세라믹 및 중합체 기판상에서 관찰되었다. 상기 TPCNA 금속화의 T-P(Ti-Pd) 부분은 1.0 무게 퍼센트 아래의 HF 농도에서 확실하게 에칭될 수 없다.
상기 TPCNA 박막 금속화와 함께 T(TP)CNA 박막 금속하의 부식 민감도 및 부식 저항을 평가하고 비교하기 위해, 다수의 박막 금속화 및 테스트 회로가 세라믹(예를 들면, 알루미나)과 중합체(예를 들면 폴리이미드, 트리아젠에 의거한 중합체 등)기판상에 준비된다. 상기 박막 금속화 및 테스트 회로가 티탄-(티탄 팔라듐 합금)-구리[T(TP)C]와 티탄-팔라듐-구리(TPC)를 스퍼터링한 후, 스퍼터링된 침전물을 구리, 니켈 및 금의 연속층으로 전기 도금하므로써 준비된다. T(TP)CNA 샘플은 3 무게 퍼센트 Pd와 5 무게 퍼센트 Pd를 함유한 TiPd합금으로 준비된다.
상기 금속화는 다음의 환경의 영향을 받기 쉽다. 즉, 10 무게 퍼센트 HCl, lM HCl 을 끓이거나 lM HCl 및 NaOCl (Chlorox)를 끓이는 것에 대해 기체상의 수용액을 끓인다. 이들 각각의 테스트에서, 상기 T(TP)CNA 금속화는 상기 TPCNA 금속화의 것에 비교할만한 부식 저항을 보여준다. TPCNA 및 T(TP)CNA(3 및 5 무게 퍼센트의 Pd)로 제조된 회로는 또한 200℃를 유지하는 용광로안에 배치되고 약 20 시간동안 HCl 증기로 포화된 흐르는 기체에 노출된다. 이들 회로의 부식은 전혀 발견되지 않는다.
제3도 및 제4도에는 각각 10 퍼센트 HCl를(106℃에서) 끓일때 각각 Ti 및 Ti-TiPd 합금(3 무게 퍼센트 Pd) 금속화에 대한 퍼텐셜-시간 곡선이 도시된다. Ti 및 그것의 합금에 대한 액티브 퍼텐셜 -0.8V 내지 -0.4V 대 포화된 칼로멜전극(SCE) 영역에 해당한다. Ti 및 그것의 합금은 -0.4V(SCE) 이상의 퍼텐셜에서 패시베이트(passivate)한다. Ti에 대한, 약 -0.74V(SCE)의 부식 퍼텐셜은 액티브 퍼텐셜 영역안에 존재하며, 상기 금속은 약 50초 이내에 분해한다(제3도). 약 50초 후의 퍼텐셜에서의 변화는 완전한 Ti의 용해로부터 기인한다. 상기 합금 금속화에 대한 부식 퍼텐셜은 -0.20V 대 SCE이며, 이것은 패시브 영역안에 존재하고, 상기 TiPd 금속화는 여전히 5분 이상후에 제공된다. TiPd 합금 금속화에 대한 초기 퍼텐셜 스파이크(제4도)는 상기 합금의 자연 산소의 용해로부터 기인한다.
다른 이점 및 변경이 본 기술에 숙련된 사람들에게 쉽게 일어날 것이다. 그러므로, 비교적 넓은 양상의 본 발명은 도시 및 기술된 특정 실시예에만 국한되지 않는다. 따라서, 여러 변경이 첨부된 특허 청구범위에 의해 한정된 전체 발명개념의 정신 또는 범위를 벗어나지 않고 이루어질 수 있다.

Claims (18)

  1. 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함하는 회로에 있어서, 상기 전기적 상호 연결부가, 상기 절연 기판상에 형성된 티탄을 함유한 제1금속층과; 상기 제1금속층상에서, 전체 무게의 0.3 내지 14 무게 퍼센트의 팔라듐을 함유하여 형성된 티탄 및 팔라듐 합금을 포함한 제2금속층과; 상기 제2금속층상에 형성된 구리를 함유한 제3금속층과; 상기 제3금속층상에 형성된 니켈을 함유한 제4금속층; 및 최소한 상기 제4금속층 부분상에 형성된 금을 함유한 제5금속층을 포함하는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함하는 회로.
  2. 제1항에 있어서, 상기 제1금속층이 100 내지 300㎚ 범위안의 두께를 갖고, 상기 제2금속층이 50 내지 300㎚ 범위안의 두께를 가지며, 상기 제3금속층이 2,500 내지 4,000㎚ 범위안의 두께를 갖고, 상기 제4금속층이 800 내지 2,000㎚ 범위안의 두께를 가지며, 상기 제5금속층이 700 내지 2,500㎚ 범위안의 두께를 갖는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함한 회로.
  3. 제1항에 있어서, 상기 제5금속층이 단지 상기 제4금속층의 전체 표면상에 형성되는 것을 특징으로 하는 절연 기판의 주표면상에 박막성분과 전기적 상호 연결부를 포함한 회로.
  4. 제1항에 있어서, 상기 제5금속층이 단지 상기 회로용 본딩 패드(bonding pads)를 포함하는 상기 제4금속층 부분상에만 형성되는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함한 회로.
  5. 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함하는 회로에 있어서, 상기 전기적 상호 연결부가, 상기 절연 기판상에 형성된 100 내지 300㎚ 범위의 두께를 가진 티탄을 함유한 제1금속층과, 상기 제1금속층상에, 전체 무게의 0.3 내지 14 무게 퍼센트 양의 팔라듐을 함유하여 형성된 50 내지 300㎚ 범위의 두께를 가진 티탄과 팔라듐 합금을 포함한 제2금속층과; 상기 제2금속층 위에 형성된 2,500 내지 4000㎚ 범위의 두께를 가진 구리를 함유한 제3금속층과; 상기 제3금속층상에 형성된 800 내지 2,000㎚ 범위의 두께를 가진 니켈을 함유한 제4금속층; 및 최소한 상기 제4금속층 부분상에 형성된 700 내지 2,500㎚ 범위의 두께를 가진 금을 함유한 제5금속층을 포함하는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함하는 회로.
  6. 제5항에 있어서, 상기 제5층이 사실상 상기 제4층의 전체 표면상에 형성되는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함하는 회로.
  7. 제1항에 있어서, 상기 제5층이 단지 상기 회로용 본딩 패드를 포함하는 상기 제4층 부분상에만 형성되는 것을 특징으로 하는 절연기판의 주표면상에 박막 성분과 전기적 상호 연결부를 포함한 회로.
  8. 절연 기판의 주표면상의 도전 성분 사이에 전기적 상호 연결부를 형성하는 방법에 있어서, 상기 절연 기판상에 티탄을 함유한 제1금속층을 침전(depositing)시키는 단계와; 상기 제1금속층 위에 0.3 내지 14 무게 퍼센트의 팔라듐을 함유하고 나머지가 티탄인 티탄 및 팔라듐 합금을 포함한 제2금속층을 침전시키는 단계와; 상기 제2금속층상에 맨먼저 구리 박막을 형성하고난후 이 박막의 선택된 부분상에 추가 구리를 전기 도금(electroplating)하므로써 상기 제2금속층위에 구리를 함유한 제3금속층을 침전시키는 단계와; 상기 전기 도금된 구리층위에 니켈을 함유한 제4금속층을 전기 도금하는 단계와; 최소한 상기 제4금속층의 앞서 선택된 부분상에 금을 함유한 제5금속층을 전기 도금하는 단계; 및 상기 전기 도금된 금속에 의해 커버되지 않은 상기 구리 박막과 상기 제1 및 제2층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 절연 기판의 주표면상의 도전 성분 사이에 전기적 상호 연결부를 형성하는 방법.
  9. 제8항에 있어서, 상기 제1금속층이 100 내지 300㎚ 범위안의 두께로 침전되고, 상기 제2금속층이 50 내지 300㎚ 범위안의 두께로 침전되며, 상기 제3금속층 박막이 300 내지 700㎚ 범위안의 두께로 침전되고, 상기 제3금속층의 추가 금속이 2,500 내지 4,000㎚의 제3금속층 전체 두께 이상의 두께로 상기 박막상에 전기 도금되며, 상기 제4금속층이 800 내지 2,000㎚ 두께로 전기 도금되고, 상기 제5금속층이 1,500 내지 2,500㎚ 두께로 전기 도금되는 것을 특징으로 하는 절연 기판의 주표면상의 도전 성분 사이에 전기적 상호 연결부를 형성하는 방법.
  10. 제8항에 있어서, 상기 제1 및 제2금속층과 박막 금속을 형성하는 것이 스퍼터링(sputtering)에 의해 이루어지는 것을 특징으로 하는 절연 기판의 주표면상의 도전 성분 사이에 전기적 상호 연결부를 형성하는 방법.
  11. 제8항에 있어서, 상기 티탄 및 팔라듐 합금의 상기 스퍼터링이 팔라듐 플러그를 포함하는 티탄 타겟(titanium target)으로 이루어지는 것을 특징으로 하는 절연 기판의 주표면상의 도전 성분 사이에 전기적 상호 연결부를 형성하는 방법.
  12. 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로를 형성하는 방법에 있어서, 상기 절연 기판의 전체 주표면상에 100 내지 300㎚ 범위안의 두께로 티탄으로된 제1금속층을 침전시키는 단계와; 상기 제1금속층의 전체 표면상에 0.3 내지 14 무게 퍼센트의 팔라듐과 나머지 무게 퍼센트의 티탄을 함유한 티탄 및 팔라듐 합금으로된 제2금속층을 50 내지 300㎚ 범위내의 두께로 침전시키는 단계와; 상기 제2금속층의 전체 표면상에 구리로된 금속 박막을 300 내지 700㎚ 범위안의 두께로 침전시키는 단계와; 2,500 내지 4,000 범위안의 전체 Cu 두께를 제공하기 위해 원하는 상호 연결 패턴으로 구리 증착층(evaporated layer of copper)의 선택된 부분상에 추가 구리를 전기 도금하는 단계로, 상기 박막 및 전기 도금된 구리가 제3금속층을 형성하는 전기도금 단계와; 상기 전기 도금된 구리층이 여전히 젖어있는 동안, 니켈 펄퍼메이트(nickel sulfamate)를 함유한 도금조(plating bath)를 사용하여 상기 전기 도금된 구리층의 전체 표면상에 니켈로된 제4금속층을 800 내지 2,000㎚ 범위내의 두께로 전기 도금하는 단계와; 최소한 상기 제4금속층 부분상에 금 시안화물(gold cyanide)을 함유한 도금조를 사용하여 금으로된 제5금속층을 700 내지 2,500㎚ 범위내의 두께로 전기 도금하는 단계와; 암모니아 용액을 함유한 에칭 수용액안에 가라앉히므로써(immersing) 상기 전기 도금된 층중 최소한 하나에 의해 커버되지 않은 스퍼터링된 구리층 부분을 제거하는 단계; 및 플루오르화 수소산(hydrofluoric acid)을 함유한 에칭 수용액안에 가라앉히므로써 상기 전기 도금된 층중 최소한 하나에 의해 커버되지 않은 스퍼터링된 티탄층과 티탄-팔라듐 합금층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
  13. 제12항에 있어서, 상기 제1금속층이 100 내지 300㎚ 범위안의 두께로 침전되고, 상기 제2금속층이 50 내지 300㎚ 범위안의 두께로 침전되며, 상기 제3금속층 박막이 300 내지 700㎚ 범위안의 두께로 침전되고, 상기 추가 제3금속층이 2,500 내지 4,000㎚의 제3금속층 전체 두께 이상의 두께로 상기 박막위에 전기 도금되며, 상기 제4금속층이 800 내지 2,000㎚ 두께로 전기 도금되고, 상기 제5금속층이 1,500 내지 2,500㎚ 두께로 전기 도금되는 것을 특징으로 하는 절연기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 방법.
  14. 제12항에 있어서, 상기 침전이 스퍼터링에 의해 이루어지는 것을 특징으로 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
  15. 제12항에 있어서, 상기 제5층이 상기 제4층의 전체 표면상에 형성되는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
  16. 제12항에 있어서, 상기 제5층이 단지 상기 회로용 본딩 패드를 포함하는 제4층 영역상에만 형성되는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
  17. 제12항에 있어서, 상기 티탄과 티탄-팔라듐 합금을 에칭시키는 상기 용액이 0.5 내지 2 및 그이상의 무게 퍼센트의 HF를 포함하는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
  18. 제17항에 있어서, 상기 HF 에칭 용액이 0.5 내지 1.2 무게 퍼센트의 HF를 포함하는 것을 특징으로 하는 절연 기판의 주표면상에 박막 성분 및 전기적 상호 연결부를 포함하는 회로 형성 방법.
KR1019930022552A 1992-10-30 1993-10-28 절연 기판의 주표면상에 박막성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성방법 KR0154139B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/968,810 US5288951A (en) 1992-10-30 1992-10-30 Copper-based metallizations for hybrid integrated circuits
US968,810 1992-10-30

Publications (2)

Publication Number Publication Date
KR940010224A KR940010224A (ko) 1994-05-24
KR0154139B1 true KR0154139B1 (ko) 1998-12-01

Family

ID=25514809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930022552A KR0154139B1 (ko) 1992-10-30 1993-10-28 절연 기판의 주표면상에 박막성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성방법

Country Status (9)

Country Link
US (2) US5288951A (ko)
EP (1) EP0608603B1 (ko)
JP (1) JP2690026B2 (ko)
KR (1) KR0154139B1 (ko)
DE (1) DE69322849T2 (ko)
ES (1) ES2127794T3 (ko)
HK (1) HK1002399A1 (ko)
SG (1) SG52193A1 (ko)
TW (1) TW222709B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466972A (en) * 1994-05-09 1995-11-14 At&T Corp. Metallization for polymer-dielectric multichip modules including a Ti/Pd alloy layer
US5829124A (en) * 1995-12-29 1998-11-03 International Business Machines Corporation Method for forming metallized patterns on the top surface of a printed circuit board
DE19640242C2 (de) * 1996-09-30 2002-01-10 Infineon Technologies Ag Kathodenanordnung für GTO-Thyristor
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5972193A (en) * 1997-10-10 1999-10-26 Industrial Technology Research Institute Method of manufacturing a planar coil using a transparency substrate
US7007378B2 (en) 1999-06-24 2006-03-07 International Business Machines Corporation Process for manufacturing a printed wiring board
KR100352661B1 (ko) * 2000-02-10 2002-09-12 퀄리플로나라테크 주식회사 반도체 소자 배선용 구리 박막의 증착속도를 높이기 위한전처리 세정방법
US6534863B2 (en) 2001-02-09 2003-03-18 International Business Machines Corporation Common ball-limiting metallurgy for I/O sites
JP2002359459A (ja) * 2001-06-01 2002-12-13 Nec Corp 電子部品の実装方法、プリント配線基板および実装構造体
DE10229972B4 (de) * 2002-07-03 2007-02-01 Sagem Orga Gmbh Tragbarer Datenträger mit einer polymerbasierten integrierten Schaltung
DE10238816B4 (de) * 2002-08-23 2008-01-10 Qimonda Ag Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen
JP2004241542A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
US6994918B2 (en) * 2003-08-12 2006-02-07 Johnson Morgan T Selective application of conductive material to circuit boards by pick and place
TWI262041B (en) * 2003-11-14 2006-09-11 Hitachi Chemical Co Ltd Formation method of metal layer on resin layer, printed wiring board, and production method thereof
US7660145B2 (en) * 2005-07-01 2010-02-09 Semiconductor Energy Laboratory Co., Ltd. Storage device and semiconductor device
KR100874172B1 (ko) * 2007-07-13 2008-12-15 (주)아큐텍반도체기술 연성인쇄회로기판의 제조방법 및 이를 이용하여 형성된연성 인쇄회로기판의 금속 배선패턴
JP5580972B2 (ja) * 2008-06-06 2014-08-27 デクセリアルズ株式会社 スパッタリング複合ターゲット

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016050A (en) * 1975-05-12 1977-04-05 Bell Telephone Laboratories, Incorporated Conduction system for thin film and hybrid integrated circuits
IT1197776B (it) * 1986-07-15 1988-12-06 Gte Telecom Spa Processo per l'ottenimento di circuiti passivi a strato sottile con linee resistive a differenti resistenze di strato e circuito passivo realizzato con il processo suddetto
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties

Also Published As

Publication number Publication date
JP2690026B2 (ja) 1997-12-10
EP0608603B1 (en) 1998-12-30
KR940010224A (ko) 1994-05-24
JPH06237057A (ja) 1994-08-23
DE69322849T2 (de) 1999-08-19
TW222709B (en) 1994-04-21
US5356526A (en) 1994-10-18
US5288951A (en) 1994-02-22
HK1002399A1 (en) 1998-08-21
ES2127794T3 (es) 1999-05-01
EP0608603A1 (en) 1994-08-03
SG52193A1 (en) 1998-09-28
DE69322849D1 (de) 1999-02-11

Similar Documents

Publication Publication Date Title
KR0154139B1 (ko) 절연 기판의 주표면상에 박막성분 및 전기적 상호 연결부를 포함하는 회로 및 그의 형성방법
US5151168A (en) Process for metallizing integrated circuits with electrolytically-deposited copper
US5580668A (en) Aluminum-palladium alloy for initiation of electroless plating
US3761309A (en) Ctor components into housings method of producing soft solderable contacts for installing semicondu
US5549808A (en) Method for forming capped copper electrical interconnects
US4016050A (en) Conduction system for thin film and hybrid integrated circuits
KR100228414B1 (ko) 알루미늄 합금 배선층과 그의 제법, 및 알루미늄 합금 스퍼터링 타겟
US20030100145A1 (en) Metal plated spring structure
US6309969B1 (en) Copper metallization structure and method of construction
US3480412A (en) Method of fabrication of solder reflow interconnections for face down bonding of semiconductor devices
CN1037549A (zh) 半导体器件金属化工艺
US4235648A (en) Method for immersion plating very thin films of aluminum
KR100362866B1 (ko) 반도체장치의 제조방법
US3808108A (en) Semiconductor device fabrication using nickel to mask cathodic etching
US6787456B1 (en) Wafer-level inter-connector formation method
JPS6341049A (ja) ヴアイア接続を有する多層回路
JPH07321111A (ja) 無電解メッキによる集積回路の配線方法
KR20060122591A (ko) 금속층과의 접착력 향상을 위한 연성필름 및 이를 이용한연성금속 적층판
JP2737762B2 (ja) 半導体装置の製造方法
JPH0360192A (ja) 銅配線セラミック基板および製造方法
JPH053169A (ja) 半導体装置の製造方法
KR100530737B1 (ko) 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
US7976892B2 (en) Method for producing a conductive coating on an insulating substrate
HUMMEL et al. Reliability of gold thin film conductors for microelectronic applications(Final Report, 1985- 1989)
JP2004079839A (ja) バンプを備えたウエハーの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010705

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee