KR0152910B1 - 반도체 메모리장치 - Google Patents
반도체 메모리장치Info
- Publication number
- KR0152910B1 KR0152910B1 KR1019940026616A KR19940026616A KR0152910B1 KR 0152910 B1 KR0152910 B1 KR 0152910B1 KR 1019940026616 A KR1019940026616 A KR 1019940026616A KR 19940026616 A KR19940026616 A KR 19940026616A KR 0152910 B1 KR0152910 B1 KR 0152910B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- memory device
- semiconductor memory
- lower metal
- voltage
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 스크라이브 레인과 셀 어레이 사이의 반도체기판 위에 상,하 일정한 간격을 갖도록 동일방향으로 배치된 상부금속층과 하부금속층을 형성하여 비아콘택으로 연결하고, 메모리 셀 인접영역에 상기 하부금속층과 반도체기판 사이에 위치하도록 모스 캐패시터를 형성함으로써 저항을 감소시키고 총캐패시턴스를 증가시켜 전압강하를 최소화할 수 있고, 인접하는 메모리 셀과의 토폴로지 편차를 줄여 제조공정이 용이해지는 효과가 있다.
Description
제1도는 반도체 메모리장치의 구성 블록도
제2도는 종래의 기술에 의한 반도체 메모리장치의 전원배치 단면도.
제3도는 종래의 기술에 의한 반도체 메모리장치의 전원배치 평면도.
제4도는 종래의 기술에 의한 반도체 메모리장치의 전원배치 모델링 예시 회로도.
제5도는 본 발명에 의한 반도체 메모리장치의 전원배치 단면도.
제6도는 본 발명에 의한 반도체 메모리장치의 전원배치 측면도.
제7도는 본 발명에 의한 반도체 메모리장치의 전원배치 평면도.
제8도는 본 발명에 의한 반도체 메모리장치의 전원배치 모델링 예시 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 활성층 12 : 메탈콘택
13 : 하부금속층 14 : 비아콘택
15 : 상부금속층 16 : 게이트
50 : 필드산화막 100 : 기판
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 어레이 블럭과 주변회로에 안정된 전원을 공급하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리장치는, 제1도에 도시한 바와 같이 크게 셀 어레이 블록(cell array block)(1)과, 상기 셀을 선택하여 구동시키기 위한 주변회로(2) 및 패드(2＇)와, 전원을 공급하기 위한 가드(guard) 전원부(3)로 나눌 수 있는데, 상기 가드 전원부(3)는 상기 셀 어레이 블록(1)을 제어하고, 상기 주변회로(2) 및 패드(2＇)에 전원공급이 원활하게 이루어지도록 하고 있으며, 종래의 경우 상기 주변회로92) 및 패드(2＇)의 전원공급을 위해 제2도에 도시한 바와 같이, 스크라이브 레인(scribe lane)(ⓐ)과 셀어레이(ⓑ) 사이의 칩의 둘레에 공급되어지는 전원라인의 가장바깥쪽에는 각 칩의 기판(substrate) 전압을 골고루 공급하기 위하여 기판상에 필드산화막(50)을 형성하여 활성영역(7)과 비활성영역을 분리하고, 메탈 콘택(metal contact)(2)을 사용하여 제1금속층(3)과 상기 활성영역(7)을 연결하고, 다시 상기 제1금속층(3)과 칩의 둘레에 제3도와 같이 배치된 저항이 적은 제2금속층(5)을 비아콘택(via contact)(4)으로 연결하며, 외부전원전압(Vcc)과 접지전압(Vss), 내부전원전압(VDD), 메모리셀의 플레이트 전극에 공급하기 위한 전압(Vcp), 비트 라인(bit line)의 프리차지(pre-charge) 전압(VBLP) 및 상기 외부 전원전압(Vcc)을 승압시킨 승압전압(Vpp)을 배치시켜 이루어지도록 하였다.
그러나 상기와 같은 종래의 반도체 메모리장치는, 전원공급시 제4도에 도시한 바와 같이 제2메탈층(5)에 의해서만 전원이 배치되므로 전원선이 길어지게 되면 전원전압으로부터 멀리떨어진 곳에서는 전압이 강압하여 처음 공급되어지는 전압보다 낮게 나타나며, 또한 이러한 부분은 높은 토폴로지(topology)를 갖는 셀 어레이 블록(ⓑ)과 인접하므로 토폴로지 편차가 심해서 공정이 까다로울뿐만 아니라 상기 제2메탈층(5)과 기판 사이의 캐패시턴스 성분도 작아 전압의 바운싱(bouncing)이 커지게 되는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 전압강하를 최소화할 수 있고, 메모리 셀과의 토폴로지 편차를 줄일 수 있는 반도체 메모리장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는, 스크라이브 레인과 셀 어레이 사이의 반도체기판 위에 상,하 일정한 간격을 갖도록 동일방향으로 배치된 상부금속층과 하부금속층을 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리장치는, 제5도 내지 제7도에 도시한 바와 같이 전원 공급을 위해 필드산화막(50)으로 분리된 반도체기판(100)의 활성영역(11)상에 하부금속층(13)과 상부금속층(15)이 같은 방향으로 형성되며, 셀 어레이(ⓑ) 인접영역에는 상기 하부금속층(13)과 활성영역(11)사이에 다결정실리콘을 소정의 두께로 증착시킨 후 패터닝하여 다결정실리콘 게이트(16)를 형성하여 모스(MOS) 캐패서터를 형성하고, 그 모스 캐패시터으 다결정실리콘 게이트(16)에 공급전원저압(Vcc)이나 내부공급전압(VDD)이 인가되게 연결하고, 메탈콘택(12)을 통해 활성영역(11)과 함께 상기 하부금속층(13)과 연결하고, 상기 하부금속층(13)을 균일한 간격을 갖는 비아콘택(14)을 통해 상부금속층(15)에 연결하며, 또한 스크라이브레인(ⓐ) 입접영역의 하부금속층(13)과 활성영역(11)도 메탈콘택(12)을 통해 연결하며, 상기 하부금속층(13)과 상부금속층(15)은 균일한간격을 갖는 비아콘택(14)을 통해 연결하고, 상기 상부금속층(15)에 전지전압(Vss)이 공급되게 연결한다.
이때 상기 하부금속층(13)과 상부금속층(15)은 상기 균일한 간격을 갖는 비아콘택(14)에 의해 사다리꼴 저항분포가 나타나게 되어 상부금속층(15) 자체의 저항보다 저항값이 감소하여 전원전압과 멀리 떨어진 곳에서의 전압 강하를 방지 할 수 있으며, 상기 활성영역(11) 및 다결정 실리콘 게이트(16)에 의한 모스 캐패시터는 상기와 같이 토폴로지가 큰 셀 어레이 영역과 인접하여 토폴로지 편차를 줄임으로써 상기 하부금속층(13)과 상부금속층(15)의 형성시 토폴로지 편차에 의한 공정의 어려움을 개선할 수 있다.
또한 상기 모스 캐패시터의 다결정실리콘 게이트(16)에는 내부회로의 사용전 원레벨에 따라 외부전원전압(Vcc)이나 내부공급전압(VDD)을 연결하며,상기 비아콘택(14)을 통해 상기 하부 금속층(13)과 연결된 상부 금속층(15)에는 접지전압(Vss)을 연결하는데, 이에따라 외부전원전압을 그대로 내부회로에 사용할때는 외부전원전압(Vcc)과 접지전압(Vss) 사이에 상기 모스 캐패시터를 연결하여 전압 바운싱을 감소시키고, 외부전원전압(Vcc)을 받아들여 내부전원전압(VDD)을 발생시켜 내부회로에 사용할 때는 내부전원전압(VDD)과 접지전압(Vss) 사이에 상기 모스 캐패시터를 연결하여 전압바운싱을 가소시킬 수 있게 된다.
즉, 제8도는 본 발명에 의한 반도체 메모리장치의 전원배치 모델링 예시회로도로서, 이로부터 알 수 있는 바와 같이 하부금속층(13)과 반도체 기판(100)사이에 캐패시터가 존재하고, 하부금속층(13)과 상부금속층(15)사이에도 캐패시터가 존재하며, 상부금속층(15)과 반도체 기판(100)사이에도 캐패시터가 존재하게된다. 이에 따라 상기 모스캐패시터와, 하부금속층(13)과 반도체기판(100) 사이의 캐패시터와, 상부금속층(15)과 반도체기판(100) 사이의 캐패서터에 의해 전체 캐패시터 성분이 증가하게 됨으로써 전압강하를 최소화할 수 있다.
이상에서와 같이 본 발명에 의하면 스크라이브 레인과 셀 어레이 사이의 반도체기판 위에 상,하 일정한 간격을 갖도록 동일방향으로 배치된 상부금속층과 하부금속층을 형성하여 비아콘택으로 연결하고, 메모리 셀 인접영역에 상기 하부금속층과 반도체기판 사이에 위치하도록 모스 캐패시터를 형성함으로써 저항감소 및 총캐패시턴스를 증가시켜 전압강하를 최소화할 수 있고, 메모리 셀과의 토폴로지 편차를 줄여 제조공정이 용이해지는 효과가 있다.
Claims (1)
- 스크라이브 레인과 셀 어레이 사이의 반도체기판 위에 상,하 일정한 간격을 갖도록 동일방향으로 배치된 상부금속층 및 하부금속층과, 상기 상부금속층 및 하부금속층을 균일한 간격으로 각기 연결하는 비아콘택과, 상기 스크라이브 레인과 셀 어레이 사이의 반도체 기판상에 형성된 활성영역 및 그 활성 영역위에 형성된 다결정 실리콘 게이트와, 상기 활성영역과 하부금속층 사이를 연결하는 제1 메탈콘택 및 상기 다결정 실리콘 게이트와 하부금속층 사이를 연결하는 제2 메탈콘택과, 상기 스크라이브 레인영역의 상기 기판상에 형성된 활성영역 및 그 활성영역과 그 위의 상기 하부금속층 사이를 연결하는 제3 메탈콘택을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026616A KR0152910B1 (ko) | 1994-10-18 | 1994-10-18 | 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026616A KR0152910B1 (ko) | 1994-10-18 | 1994-10-18 | 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960015887A KR960015887A (ko) | 1996-05-22 |
| KR0152910B1 true KR0152910B1 (ko) | 1998-10-01 |
Family
ID=19395316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940026616A KR0152910B1 (ko) | 1994-10-18 | 1994-10-18 | 반도체 메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0152910B1 (ko) |
-
1994
- 1994-10-18 KR KR1019940026616A patent/KR0152910B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015887A (ko) | 1996-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8299574B2 (en) | Semiconductor constructions | |
| EP0154998B1 (en) | Improved structure of power supply wirings in semiconductor integrated circuit | |
| KR920010191B1 (ko) | 반도체 메모리장치 | |
| US6015729A (en) | Integrated chip multilayer decoupling capcitors | |
| US6128209A (en) | Semiconductor memory device having dummy bit and word lines | |
| KR950007122A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| KR960006037A (ko) | 적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 | |
| US6380023B2 (en) | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits | |
| KR940020570A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| EP0163384B1 (en) | Power source lines arrangement in an integrated circuit | |
| EP0098156B1 (en) | Dynamic semiconductor memory device | |
| JPH0817942A (ja) | 半導体記憶装置 | |
| KR20000052484A (ko) | 더미 사진 식각 패턴을 사용하는 금속 산화 반도체 커패시터 | |
| US20020003738A1 (en) | Semiconductor integrated circuit device | |
| KR0152910B1 (ko) | 반도체 메모리장치 | |
| KR100319623B1 (ko) | 디램 셀 어레이 및 그 제조방법 | |
| JPS6173367A (ja) | 半導体装置 | |
| US4839710A (en) | CMOS cell which can be used as a resistor, a capacitor, an RC component or a terminating impedance of a signal | |
| EP0329100B1 (en) | Semiconductor device comprising a logic circuit and a memory | |
| JPS5846178B2 (ja) | 半導体装置 | |
| JPH04318392A (ja) | 半導体集積回路装置 | |
| JPS6123361A (ja) | 半導体記憶装置 | |
| US6346723B2 (en) | Semiconductor memory device having memory cell area and peripheral circuit area | |
| JP2856256B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR0165406B1 (ko) | 에스 렘 셀 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |