KR0152903B1 - Qfp and soic device test socket - Google Patents
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Abstract
본 발명은 디바이스를 테스트하기 위한 테스트 소켓에 관한 것으로, 소켓 하우징의 내측 전후, 좌우 가장자리 중, 좌우 측 가장자리에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부 및 에스오아이씨 디바이스의 리드가 접촉되는 에스오아이씨 디바이스 리드 접촉부가 일체로 형성된 수 개의 큐에프피/에스오아이씨 디바이스 겸용 컨택트 핀을 설치하고, 전후방 측 가장자리에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부를 가지는 큐에프피 디바이스 전용 컨택트 핀을 설치하여 큐에프피 디바이스 및 에스오아이씨 디바이스를 선택적으로 테스트할 수 있게 한 것이다.The present invention relates to a test socket for testing a device, wherein a lead of the UE device and a lead of the UE device to which the lead of the UE is contacted at the left and right edges of the inner, front, rear, left and right edges of the socket housing SFC IC / SOS IC device combined contact pins which are integrally formed with SOS IC device lead contacts to be contacted are provided, and the UE having the QP device lead contacts to which the leads of the UE devices are contacted at the front and rear edges By installing contact pins exclusively for the P device, it is possible to selectively test the QP device and the SOC IC device.
Description
제1도는 일반적인 큐에프피 테스트용 소켓의 사시도.1 is a perspective view of a socket for a typical UE test.
제2도는 일반적인 에스오아이씨 테스트용 소켓의 사시도.2 is a perspective view of a typical SOS IC test socket.
제3도는 일반적인 큐에프피 디바이스의 사시도.3 is a perspective view of a typical KF device.
제4도는 일반적인 에스오아이씨 디바이스의 사시도.4 is a perspective view of a typical SOS IC device.
제5도의 (a) 및 (b)는 일반적인 큐에프피 테스트용 소켓 및 에스오아이씨 테스트용 소켓의 컨택트 핀의 측면도.(A) and (b) of FIG. 5 are side views of contact pins of a typical UEF test socket and a SOS IC test socket.
제6도는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 사시도.Figure 6 is a perspective view of the test plug for the KP and SOS IC device according to the present invention.
제7도는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 요부 구성을 보인 평면도.FIG. 7 is a plan view showing the main components of the test pins of the UE and SOC IC devices according to the present invention.
제8도는 (a)는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀의 정면도.8 is a front view of the UEF and SOC IC combined contact pin of the UECP and SOC IC combined test socket according to the present invention.
제8도의 (b)는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 큐에프피 디바이스 전용 컨택트 핀의 측면도.(B) of FIG. 8 is a side view of the contact pin dedicated to the UE device of the UEP and SOC IC combined test socket according to the present invention.
제9도는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀에 에스오아이씨 디바이스가 장착된 상태를 보인 정면도.Figure 9 is a front view showing a state in which the SOS IC device is mounted on the contact pins of the KP and SOS IC device according to the present invention.
제10도의 (a) 및 (b)는 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀과 큐에프피 디바이스 전용 컨택트 핀에 각각 큐에프피 디바이스가 장착된 상태를 각각 보인 정면도 및 측면도.(A) and (b) of FIG. 10 are front and side views showing the state in which the UE devices are attached to the UE pins and the UE pin contact pins.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 소켓 하우징21: socket housing
22A : 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀22A: Contact pin for both PU and SOC IC devices
22B : 큐에프피 디바이스 전용 컨택트 핀22B: dedicated contact pin for UF devices
22a : 큐에프피 디바이스 리드 접촉부22a: KF device lead contact
22b : 에스오아이씨 디바이스 리드 접촉부 23 : 큐에프피 디바이스 안내부22b: SOS IC device lead contact portion 23: CF device guide portion
24 : 에스오아이씨 디바이스 안내부24: SOS IC device guidance
본 발명은 디바이스(Device)를 테스트(Test)하기 위한 소켓(Socket)에 관한 것으로, 특히 큐에프피(QFP ; Quad Flat Packge) 및 에스오아이씨(SOIC ; Small Outline IC) 디바이스를 선택적으로 테스트할 수 있게 한 큐에프피(QFP) 및 에스오아이씨(SOIC) 겸용 테스트 소켓에 관한 것이다.The present invention relates to a socket for testing a device, and in particular, it is possible to selectively test a quad flat packge (QFP) and a small outline IC (SOIC) device. It relates to QFP and SOIC combined test sockets.
종래에는 제1도에 도시한 바와 같이 큐에프피 테스트용 소켓(SQ)과, 제2도에 도시한 바와 같은 에스오아이씨 테스트용 소켓(SS)이 별도로 각각 구분되어 있으므로 제3도 및 제4도에 도시한 바와 같은 큐에프피 디바이스(D1) 및 에스오아이씨 디바이스(D2)를 각각의 큐에프피 테스트용 소켓(SQ) 및 에스오아이씨 테스트용 소켓(SS)를 이용하여 테스트하게 된다.In the related art, as shown in FIG. 1, the QP test socket SQ and the SOS IC test socket SS shown in FIG. 2 are separately separated, respectively. As shown in FIG. 5, the UE Q and the SOC IC D2 may be tested using the SFC and SSS test sockets SS.
상기 큐에프피 테스트용 소켓(SQ) 및 에스오아이씨 테스트용 소켓(SS)은 장방형의 소켓 하우징(1, 11)의 내측 가장자리에 소정의 간격을 두고 사각형상 또는 2열로 수개의 컨택트 핀(2, 12)이 배열되어 있고, 상기 소켓 하우징(1, 11)에는 덮개(3, 13)가 연결축(4, 14)으로 연결되어 회동 개폐가능하도록 결합되어 있으며, 상기 덮개(3, 13)에는 소켓 하우징(1, 11)과의 록킹을 위한 잠금쇠(5, 15)가 회동 가능하도록 결합되어 있다.The QP test socket SQ and the SOS IC test socket SS may have a plurality of contact pins 2, square or two rows at predetermined intervals at inner edges of the rectangular socket housings 1 and 11. 12) is arranged, the cover (3, 13) is connected to the socket housing (1, 11) connected to the connecting shaft (4, 14) so as to be rotated open and close, the socket (3, 13) The catches 5 and 15 for locking with the housings 1 and 11 are rotatably coupled.
상기 컨택트 핀(2, 12)은 제5도의 (a) 및 (b)에 도시한 바와 같이 디바이스(D1, D2)의 리드(L1, L2)와 접촉되는 접촉부(2a, 12a)와, 그 리드 접촉부(2a, 12a)에 텐션을 부여하는 절곡 텐션부(2b, 12b)와, 기판(도시하지 않음)에 접속되는 기판 접속부(2c, 12c)로 구성되어 있다.The contact pins 2 and 12 are contact portions 2a and 12a in contact with the leads L1 and L2 of the devices D1 and D2 as shown in FIGS. 5A and 5B, and the leads. It consists of the bending tension parts 2b and 12b which give tension to the contact parts 2a and 12a, and the board | substrate connection parts 2c and 12c connected to a board | substrate (not shown).
도면중 미설명 부호 16은 접촉 누름판을 보인 것이다.In the figure, reference numeral 16 shows a contact pressing plate.
먼저, 큐에프피 디바이스(D1)를 테스트함에 있어서는, 큐에프피 테스트용 소켓(SQ)의 기판 접속부(2c)를 기판에 장착한 후, 소켓 하우징(1)에 큐에프피 디바이스(D1)를 삽입하여 컨택트 핀(2)의 리드 접촉부(2a)에 디바이스(D1)의 리드(L1)를 접촉시킨 다음 덮개(3)를 회전시켜 잠금쇠(5)로 소켓 하우징(1)에 록킹시킨다.First, in testing the QP device D1, the board connection part 2c of the QP test socket SQ is mounted on the board, and then the QP device D1 is placed in the socket housing 1. The lead L2 of the device D1 is brought into contact with the lead contact portion 2a of the contact pin 2 and then the lid 3 is rotated to lock the socket housing 1 with the catch 5.
이에 따라 기판과 컨택트 핀(2)과 큐에프피 디바이스(D1)가 전기적으로 연결되는 것이며, 이와 같은 상태에서 통상적인 테스트 작업에 의하여 큐에프피 디바이스(D1)를 테스트하게 된다.Accordingly, the substrate, the contact pin 2 and the QF device D1 are electrically connected. In this state, the QF device D1 is tested by a normal test operation.
이후, 큐에프피 디바이스(D1)의 테스트 작업이 완료되면 잠금쇠(5)를 해제하고 덮개(3)를 회전시켜 소켓 하우징(1)으로부터 디바이스(D1)를 취출하게 되는 것이다.Subsequently, when the test operation of the KF device D1 is completed, the clamp 5 is released and the cover 3 is rotated to take out the device D1 from the socket housing 1.
한편, 에스오아이씨 디바이스(D2)를 테스트할 경우에는 에스오아이씨 디바이스 테스트용 소켓(SS)에 상기한 동일한 방법에 의하여 에스오아이씨 디바이스(D2)를 장착시킨 상태에서 테스트하게 된다. 이때, 에스오아이씨 디바이스(D2)를 접촉 누름판(16)으로 지지하는 점만 상이하다.On the other hand, when the SOS IC device D2 is tested, the SOS IC device D2 is mounted in the SOS IC device test socket SS by the same method as described above. At this time, only the point of supporting the SOS IC device D2 with the contact pressing plate 16 is different.
그러나 상기한 바와 같은 종래의 경우에 있어서는 큐에프피 디바이스(D1) 및 에스오아이씨 디바이스(D2)를 테스트하기 위하여 각각의 큐에프피 테스트용 소켓(SQ) 및 에스오아이씨 테스트용 소켓(SS)를 필요로 하는 단점이 있었다.However, in the conventional case as described above, in order to test the KP device D1 and the SOC device D2, the respective SFA test sockets SQ and the SOS IC test socket SS are required. There was a disadvantage.
본 발명의 목적은 하나의 소켓을 이용하여 큐에프피 및 에스오아이씨 디바이스를 선택적으로 테스트할 수 있도록 한 큐에프피(QFP) 및 에스오아이씨(SOIC) 디바이스 겸용 테스트 소켓을 제공함에 있다.It is an object of the present invention to provide a test socket for both QFP and SOIC devices that enables selective testing of UEs and SOC devices using one socket.
상기한 본 발명의 목적을 달성하기 위하여 소켓 하우징의 내측 전후, 좌우 가장자리 중, 좌우 측 가장자리에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부 및 에스오아이씨 디바이스의 리드가 접촉되는 에스오아이씨 디바이스 리드 접촉부가 일체로 형성된 수 개의 큐에프피/에스오아이씨 디바이스 겸용 컨택트 핀을 설치하고, 전후방 측 가장자리에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부를 가지는 큐에프피 디바이스 전용 컨택트 핀을 설치하여서 된 것을 특징으로 하는 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓이 제공된다.In order to achieve the above object of the present invention, among the inside, front, rear, left, and right edges of the socket housing, the SFC is contacted with the lead device of the UE chip device and the lead of the SOS IC device is in contact with the lead of the UE device. A UE-dedicated contact for which a device lead contact part is formed with a plurality of UE pins and SOS IC device combined contact pins, and a UE device on the front and rear sides having a UE contact lead contacting the lead of the UE device Test plugs are provided for the UEFA and SOS IC devices, which are installed by installing pins.
상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀과 큐에프피 디바이스 전용 컨택트 핀의 큐에프피 디바이스 리드 접촉부에 의하여 이루어지는 사각 모서리 부위에 큐에프피 디바이스를 안내하기 위한 큐에프피 디바이스 안내부가 형성되고, 상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트핀의 에스오아이씨 디바이스 리드 접촉부에 의하여 이루어지는 사각 모서리 부위에 에스오아이씨 디바이스를 안내하기 위한 에스오아이씨 디바이스 안내부가 형성된다.The QP device guide part for guiding the QP device is formed in a square corner formed by the QP device lead contact part of the QP and SOC IC combined contact pin and the QP device dedicated contact pin. An SOS IC device guide part for guiding the SOSIC device is formed at a square corner portion formed by the SOS IC device lead contact portion of the CuP and SOS IC device contact pin.
이하, 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓을 첨부 도면에 도시한 실시례에 따라서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the QF and SOC IC combined test socket by this invention is demonstrated in detail according to the Example shown in an accompanying drawing.
제6도는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 사시도이고, 제7도는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 요부 구성을 보인 평면도이며, 제8도의 (a)는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀의 정면도이고, 제8도의 (b)는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 큐에프피 에스오아이씨 전용 컨택트 핀의 측면도이다.FIG. 6 is a perspective view of a QP and SOC IC combined test socket according to the present invention, and FIG. 7 is a plan view illustrating a main configuration of a test socket of the UEC and SOC IC combined use according to the present invention. a) is a front view of the UF and SOC IC combined contact pins of the UF and SOC IC combined test socket according to the present invention, and FIG. 8 (b) shows the UF and SOC IC devices according to the present invention. This is a side view of the contact pin dedicated for UF SOSIC of the combined test socket.
이에 도시한 바와 같이 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓은, 장방형의 소켓 하우징(21)의 내측 가장자리 중 좌우 측에는 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)이 설치되고, 전후방 측에는 큐에프피 디바이스 전용 컨택트 핀(22B)이 설치된 것이다.As shown in the drawing, both the UEP and SOSIC device combined test sockets according to the present invention are provided with contact pins 22A of the UEP and SOSIC device combined at left and right sides of the inner edge of the rectangular socket housing 21. The contact pins 22B dedicated to the QP device are provided on the front and back sides.
상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)은 큐에프피 디바이스(D1)의 리드(L1)가 접촉되는 큐에프피 디바이스 리드 접촉부(22a)와 에스오아이씨 디바이스(D2)의 리드(L2)가 접촉되는 에스오아이씨 디바이스 리드 접촉부(22b)가 일체로 형성된 것이고, 상기 큐에프피 디바이스 전용 컨택트 핀(22B)은 큐에프피 디바이스(D1)의 리드(L1)가 접촉되는 큐에프피 디바이스 리드 접촉부(22a)만 형성된 것이다.The contact pins 22A of the QP and SOS IC devices may be connected to the QP device lead contact portion 22a and the lead L2 of the SOSIC device D2, to which the lead L1 of the QP device D1 contacts. ) SIO IC device lead contact portion 22b is integrally formed, the contact pin 22B dedicated to the KP device is a KP device lead to which the lead L1 of the KP device D1 is in contact Only the contact portion 22a is formed.
상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)의 큐에프피 디바이스 리드 접촉부(22a)와 상기 큐에프피 디바이스 전용 컨택트 핀(22B)의 큐에프피 디바이스 리드 접촉부(22a)는 큐에프피 디바이스(D1)의 좌우 측과 전후방 측에 각각 형성된느 리드(L1)가 이루는 사각형에 대응하는 사각형으로 배열된다.The QP device lead contact portion 22a of the QP and SOS IC device combined contact pin 22A and the QP device lead contact portion 22a of the QP device dedicated contact pin 22B are QF. It is arranged in a quadrangle corresponding to a quadrangle formed by the leads L1 respectively formed on the left, right, and front and rear sides of the device D1.
또한 상기 소켓 하우징(21)에는, 상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)의 큐에프피 디바이스 리드 접촉부(22a)와 큐에프피 디바이스 전용 컨택트 핀(22B)의 큐에프피 디바이스 리드 접촉부(22a)에 의하여 이루어지는 사각 모서리 부위에는 큐에프피 디바이스(D1)를 정확한 장착 위치로 안내하기 위한 큐에프피 디바이스 안내부(23)가 형성되고, 상기 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)의 에스오아이씨 디바이스 리드 접촉부(22B)에 의하여 이루어지는 사각 모서리 부위에는 에스오아이씨 디바이스(D2)를 정확한 장착 위치로 안내하기 위한 에스오아이씨 디바이스 안내부(24)가 형성되어 있다.In the socket housing 21, a QP device lead of the QP device lead contact portion 22a of the QP and SOC IC combined contact pin 22A and a contact pin 22B dedicated to the QP device may be used. In the quadrangular corner portion formed by the contact portion 22a, a QP device guide part 23 for guiding the QP device D1 to an accurate mounting position is formed, and the contact pins for both QP and SOS IC devices are formed. In the square corner portion formed by the SOS IC device lead contact portion 22B of 22A, an SOS IC device guide portion 24 for guiding the SOS IC device D2 to the correct mounting position is formed.
한편, 상기 소켓 하우징(21)에는 덮개(25)가 연결축(26)으로 연결되어 회동 개폐가능하도록 결합되어 있으며, 상기 덮개(25)에는 소켓 하우징(21)과의 록킹을 위한 감금쇠(27)가 회동 가능하게 결합되어 있고, 상기 덮개(25)의 내측면에는 큐에프피 디바이스(D1) 및 에스오아이씨 디바이스(D2)를 지지하기 위한 접촉 누름판(28, 29)이 각각 설치되어 있다.On the other hand, the cover 25 is coupled to the socket housing 21 is connected to the connecting shaft 26 to be rotatable open and close, the cover 25 is a cage 27 for locking with the socket housing 21 ) Is rotatably coupled, and contact pressing plates 28 and 29 are provided on the inner surface of the lid 25 to support the QP device D1 and the SOS IC device D2, respectively.
제7도에서 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)들 사이 및 큐에프피 디바이스 전용 컨택트 핀(22B)들 사이에 표시된 점선들은 이들 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)들과 큐에프피 디바이스 전용 컨택트 핀(22B)들이 연속 배열되어 있음을 나타내는 것이다.In FIG. 7, the dotted lines shown between the QP and SOS IC device-compatible contact pins 22A and between the QFP device-dedicated contact pins 22B are the QP and SOSIC device-communication contact pins 22A. And the dedicated contact pins 22B of the UE device are arranged in a row.
도면중 미설명 부호 22c는 절곡 텐션부, 22d는 기판 접속부를 각각 보인 것이다.In the figure, reference numeral 22c denotes a bending tension portion, and 22d denotes a substrate connection portion, respectively.
이와 같이 구성되는 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓의 작용효과를 설명하면 다음과 같다.Referring to the operation and effect of the QP and SOC IC combined test socket according to the present invention configured as described above are as follows.
먼저, 에스오아이씨 디바이스(D2)를 테스트할 경우에는 소켓 하우징(21)의 내측으로 에스오아이씨 디바이스(D2)를 장착하게 되면, 그 디바이스(D2)의 사각 모서리에 대응하는 부위에 각각 형성된 안내부(24)의 안내를 받으면서 제자리로 결합된다.First, when the SOS IC device D2 is tested, when the SOS IC device D2 is mounted inside the socket housing 21, guide parts formed at respective portions corresponding to the rectangular corners of the device D2 ( Guided in 24) is combined into place.
결합이 완료되면 제9도에 도시한 바와 같이 좌우 양측에 배열된 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)의 내측단부에 각각 형성된 리드 접촉부(22b)에 에스오아이씨 디바이스(D2)의 리드(L2)가 각각 접촉하게 되며, 이와 같은 상태에서 덮개(25)를 회전시켜 잠금쇠(27)로 소켓 하우징(21)에 록킹시킨다. 이때 에스오아이씨 디바이스(D2)의 상면에 덮개(25)의 접촉 누름판(29)이 접촉되어 에스오아이씨 디바이스(D2)를 지지하게 된다.When the coupling is completed, as shown in FIG. 9, the lead of the SIO IC device D2 is connected to the lead contact portions 22b respectively formed at the inner ends of the QP and SOC IC combined contact pins 22A arranged on both left and right sides. L2 is in contact with each other, and in such a state, the cover 25 is rotated to lock the socket housing 21 with the clamp 27. At this time, the contact pressing plate 29 of the cover 25 is in contact with the upper surface of the SOS IC device (D2) to support the SOS IC device (D2).
따라서 기판과 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22)과 에스오아이씨 디바이스(D2)가 전기적으로 연결되는 것이며, 이와 같은 상태에서 통상적인 테스트 작업에 의하여 에스오아이씨 디바이스(D2)를 테스트하게 된다.Therefore, the contact pin 22 and the SOC IC device D2 combined with the PCB, SFC and SOC IC device are electrically connected to each other. In this state, the SOC IC device D2 is tested by a normal test operation. .
한편, 큐에프피 디바이스(D1)를 테스트할 경우에는 소켓 하우징(21)의 내측으로 큐에프피 디바이스(D1)를 장착하게 되면, 그 큐에프피 디바이스(D1)의 사각 모서리에 대응하는 부위에 각각 형성된 큐에프피 디바이스 안내부(23)의 안내를 받으면서 제위치로 결합되어 제10도의 (a)(b)에 도시한 바와 같이 좌우 측에 배열된 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀(22A)과 전후방 측에 배열된 큐에프피 디바이스 전용 컨택트 핀(22B)에 각각 형성된 큐에프피 디바이스 리드 접촉부(22a, 22a)에 큐에프피 디바이스(D1)의 리드(L1)가 각각 접촉하게 되므로 상기한 동일한 작용에 의하여 큐에프피 디바이스(D1)를 테스트하게 되는 것이다.On the other hand, when testing the QP device D1, when the KF device D1 is mounted inside the socket housing 21, the QP device D1 may be placed at a portion corresponding to the rectangular corner of the KF device D1. Contact pins combined with the PUP and SOSIC devices, which are coupled to the positions while being guided by the formed UE devices 23, respectively, and are arranged on the left and right sides as shown in (a) and (b) of FIG. Since the lead L1 of the QP device D1 comes into contact with the QP device lead contact portions 22a and 22a respectively formed on the QP device-dedicated contact pins 22B arranged on the front and rear sides of the 22A). By the same operation as described above to test the QF device D1.
이상에서 설명한 바와 같이 본 발명에 의한 큐에프피 및 에스오아이씨 디바이스 겸용 테스트 소켓은 좌우 측에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부와 에스오아이씨 디바이스의 리드가 접촉되는 에스오아이씨 디바이스 리드 접촉부가 일체로 형성된 수 개의 큐에프피 및 에스오아이씨 디바이스 겸용 컨택트 핀을 설치하고, 전후방 측에는 큐에프피 디바이스의 리드가 접촉되는 큐에프피 디바이스 리드 접촉부만이 형성된 수 개의 큐에프피 디바이스 전용 컨택트 핀을 설치하여 구성함으로써 하나의 소켓을 이용하여 큐에프피(QFP) 및 에스오아이씨(SOIC) 디바이스를 선택적으로 테스트할 수 있는 효과가 있다.As described above, the QP and SOC IC combined test socket according to the present invention has the SFO IC lead contact portion where the lead of the UE is contacted on the left and right sides of the UEP device lead contact portion and the lead of the SOC IC device. Contact pins for the UE and SIO IC devices, which are integrally formed with contact parts, are provided, and the UE contact device pins are formed on the front and rear sides of the UE device to contact only the UE devices. By installing and configuring it, it is possible to selectively test QFP and SOIC devices using one socket.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035678A KR0152903B1 (en) | 1994-12-21 | 1994-12-21 | Qfp and soic device test socket |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035678A KR0152903B1 (en) | 1994-12-21 | 1994-12-21 | Qfp and soic device test socket |
Publications (2)
| Publication Number | Publication Date |
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| KR960024415A KR960024415A (en) | 1996-07-20 |
| KR0152903B1 true KR0152903B1 (en) | 1998-12-15 |
Family
ID=19402720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035678A KR0152903B1 (en) | 1994-12-21 | 1994-12-21 | Qfp and soic device test socket |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0152903B1 (en) |
-
1994
- 1994-12-21 KR KR1019940035678A patent/KR0152903B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024415A (en) | 1996-07-20 |
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