KR0149034B1

KR0149034B1 - Byphase data decoding circuit of optical disc reproducing device

Info

Publication number: KR0149034B1
Application number: KR1019920020207A
Authority: KR
Inventors: 최광석
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-10-30
Filing date: 1992-10-30
Publication date: 1998-10-15
Also published as: KR940010050A

Abstract

광 디스크 재생장치의 바이페이즈 데이터 디코딩회로에 관한 것으로, 특히 광 디스크내의 특정 비디오 라인에 저장된 바이페이즈 데이터를 검출하여 디코딩하는 바이페이즈 데이터 디코딩 회로에 관한 것이다.The present invention relates to a biphase data decoding circuit of an optical disc reproducing apparatus, and more particularly, to a biphase data decoding circuit for detecting and decoding biphase data stored in a specific video line in an optical disc.

광 디스크 재생장치에 있어서, 디스크에 저장되어 있는 바이페이즈 데이터를 검출하여 디코딩 함으로써 광 디스크가 제공하는 여러 가지 정보를 얻을 수 있고 광 디스크 재생시 디스크가 먼지나 긁힘에 의해 데이터가 손상되어 있는가를 검출하여 에러가 발생되어 정정 가능한 경우는 에러정정을 하고 에러정정이 불가능한 경우는 에러가 발생했음을 감지한다.In the optical disc reproducing apparatus, by detecting and decoding the biphasic data stored in the disc, various information provided by the optical disc can be obtained, and the optical disc reproducing apparatus can detect whether the data is damaged by dust or scratches. If an error occurs and can be corrected, the error is corrected. If the error cannot be corrected, an error is detected.

Description

광 디스크의 재생장치의 바이페이즈 데이터 디코딩회로Bi-Phase Data Decoding Circuit of Optical Disc Playback

제1도는 본 발명에 따른 바이페이즈 데이터를 디코딩하기 위한 블록구성도.1 is a block diagram for decoding bi-phase data according to the present invention.

제2도는 제1도의 각부 동작 파형도.2 is a waveform diagram of operating parts of FIG.

제3도는 제1도중 바이페이즈 데이터 검출부(200)의 구체회로도.3 is a detailed circuit diagram of the biphasic data detector 200 of FIG.

제4도는 제3도의 각부 동작 파형도로서,4 is an operation waveform diagram of each part of FIG.

제5도는 제3도중 바이페이즈 데이터 판별부(204)의 구체회로도.5 is a detailed circuit diagram of the biphasic data determination unit 204 in FIG.

제6도는 제5도의 각부 동작 파형도이고,6 is an operation waveform diagram of each part of FIG.

제7도는 제1도중 H디코더(300)의 구체회로도.7 is a detailed circuit diagram of the H decoder 300 of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : TBC 및 VSP부 200 : 바이페이즈 데이터 검출부100: TBC and VSP unit 200: bi-phase data detection unit

300 : H디코더 400 : 메모리300: H decoder 400: memory

500 : 마이컴500: micom

본 발명은 광 디스크 재생장치의 바이페이즈 데이터 디코딩회로에 관한 것으로, 특히 광 디스크내의 특정 비디오 라인에 저장된 바이페이즈 데이터를 검출하여 디코딩하는 바이페이즈 데이터 디코딩 회로에 관한 것이다.The present invention relates to a biphasic data decoding circuit of an optical disc reproducing apparatus, and more particularly to a biphasic data decoding circuit for detecting and decoding biphasic data stored in a specific video line in an optical disc.

일반적으로 광 디스크의 하나인 레이저 디스크(Laser Disc)에 저장된 바이페이즈 데이터(Biphase Data)는 특별한 기능을 제공한다. 즉 상기 바이페이즈 데이터는 디스크가 CAV(Constant Angular Velocity)인지 CLV(Constant Linear Velocity)인지를 알려주고, 또한 각각의 경우에 대해서도 여러 가지 형태의 코드가 존재하며 CVA포맷인 경우에는 프로그램의 시작(Start)을 알려주는 리드-인 코드(Lead-In Code)와 프로그램의 끝을 알려주는 리드-아웃 코드(Lead-Out Code)등 여러형태의 코드가 존재한다. CLV포맷인 경우에도 CLV디스크의 액티브 프로그램에 존재하는 CLV코드, 오디오와 비디오 채널들의 사용 등을 알려주는 프로그램상태 코드(program status code)등 여러형태의 코드가 존재한다. 이러한 코드들은 수직 인터벌(Virtical Interval)동안에 선택된 특정 비디오 라인들에 삽입되어 있는데 총 24비트로 이루어져 4비트를 1워드(word)로하여 한 라인에 6워드가 들어가 있다. 첫번째 비트로직은 항상 1로 시작하며 비트렝쓰(비트와 비트사이의 간격)는 2㎲정도이다. 이와같은 코드를 디스크에서 검출하여 디코딩 함으로써 이러한 여러 가지 기능들을 구현할 수 있다.In general, biphase data stored in a laser disc, which is one of optical discs, provides a special function. That is, the biphasic data indicates whether the disc is a constant angular velocity (CAV) or a constant linear velocity (CLV), and there are various types of codes for each case, and in case of the CVA format, the program starts. There are several types of code, such as a lead-in code for indicating a code and a lead-out code for indicating the end of a program. Even in the CLV format, there are various types of codes, such as the CLV code existing in the active program of the CLV disc, and a program status code indicating the use of audio and video channels. These codes are inserted into specific video lines selected during the vertical interval, and a total of 24 bits have 4 words in 1 word and 6 words in a line. The first bit logic always starts with 1 and the bit length (between bits) is about 2 ms. By detecting and decoding such code on disk, many of these functions can be implemented.

따라서 본 발명의 목적은 광 디스크 재생장치에 있어서, 레이저 디스크에 저장되어 있는 바이페이즈 데이터를 검출하여 디코딩하는 바이페이즈 데이터 디코딩 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a biphasic data decoding circuit for detecting and decoding biphasic data stored in a laser disk in an optical disk reproducing apparatus.

상기 목적을 달성하기 위한 본 발명은 복합영상신호를 입력하여 데이터 슬라이싱을 하여 데이터와 수직동기신호 및 수평동기신호를 분리 출력하는 TBC 및 VSP부와, 상기 TBC 및 VSP부에서 분리 출력된 데이터와 수직동기신호 및 수평기동신호를 입력하여 바이페이즈 데이터를 검출하여 출력하는 바이페이즈 데이터 검출부와, 상기 바이페이즈 데이터 검출부에서 검출된 바이페이즈 데이터를 입력하여 워드단위의 에러 유무를 판별하고 해밍 디코딩을하여 출력하는 H디코더와, 상기 H디코더의 에러 유무에 따라 디코딩된 바이페이즈 데이터를 저장하는 메모리로 구성됨을 특징으로 한다.The present invention for achieving the above object is a TBC and VSP unit for outputting the data and the vertical synchronous signal and the horizontal synchronous signal by inputting a composite video signal and data slicing, and the data and the vertical output separated from the TBC and VSP unit A biphase data detector for detecting and outputting biphasic data by inputting a synchronization signal and a horizontal start signal; and determining whether there are errors in word units by inputting biphasic data detected by the biphasic data detector and outputting Hamming decoding H decoder and a memory for storing the decoded bi-phase data in accordance with the presence or absence of the error of the H decoder.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 바이페이즈 데이터를 디코딩하기 위한 블록구성도로서, 복합영상신호를 입력하여 데이터 슬라이싱을하여 데이터와 수직동기신호 및 수평동기신호를 분리 출력하는 TBC(Time Based Correction) 및 VSP(Video Signal Processing)부(100)와, 상기 TBC 및 VSP부(100)에서 분리 출력된 데이터와 수직동기신호 및 수평동기신호를 입력하여 바이페이즈 데이터를 검출하여 출력하는 바이페이즈 데이터 검출부(200)와, 상기 바이페이즈 데이터 검출부(200)에서 검출된 바이페이즈 데이터를 입력하여 워드단위의 에러 유무를 판별하고 해밍 디코딩을하여 출력하는 H디코더(300)와, 상기 H디코더(300)의 에러 유무에 따라 디코딩된 바이페이즈 데이터를 저장하는 메모리(400)와, 상기 메모리(400)에 저장된 바이페이즈 데이터를 읽어들여 영상데이터처리를 수행하도록 제어하기 위한 마이컴(500)으로 구성된다.FIG. 1 is a block diagram for decoding bi-phase data according to the present invention, wherein a composite video signal is input and data slicing to separate and output data, a vertical synchronization signal, and a horizontal synchronization signal. The video signal processing unit 100 and the bi-phase data detector 200 which detects and outputs the bi-phase data by inputting the data separately outputted from the TBC and VSP units 100, the vertical synchronization signal, and the horizontal synchronization signal. And the H-decoder 300 inputting the bi-phase data detected by the bi-phase data detector 200 to determine whether there is an error in units of words, and outputting by Hamming decoding, and the error of the H-decoder 300. Memory 400 for storing the decoded biphasic data and the biphasic data stored in the memory 400 to perform image data processing It is composed of a microcomputer 500 for control.

제2도는 제1도의 각부 동작 파형도이고, 제3도는 제1도중 바이페이즈 데이터 검출부(200)의 구체회로도로서, 상기 TBC 및 VSP부(100)에서 분리 출력된 수직동기신호를 받아 수평동기신호를 카운팅한 후 상기 카운팅값을 디코딩하여 16h, 17H, 18H동안에 인에이블신호를 발생하는 카운터 201과 디코더 202로 이루어진 인에이블신호 발생수단과, 상기 인에이블신호 발생수단에서 출력된 인에이블신호와 상기 TBC 및 VSP부(100)에서 출력된 바이페이즈 데이터를 논리곱하여 상기 16h, 17H, 18H의 3라인 이외의 구간에서는 바이페이즈 데이터를 제거하기 위한 앤드게이트(203)와, 상기 앤드게이트(203)에서 16h, 17H, 18H의 3라인구간동안 출력된 바이페이즈 데이터를 NRZ(Non Return To Zero)형태로 변환하여 출력하는 바이페이즈 데이터 판별부(204)와, 시스템 클럭을 소정분주하여 워드클럭을 발생하는 분주기(209)와, 3개의 픽셀지연기 205, 206, 207로 이루어져 상기 바이페이즈 데이터 검출부(204)에서 NRZ형태로 변환된 데이터를 순차적으로 지연 시키기 위한 지연수단과, 상기 지연수단에서 지연된 NRZ형태의 데이터를 상기 분주기(209)에서 출력된 워드클럭에 의해 래치 출력하는 플립플롭(208)으로 구성되어 있다.2 is an operation waveform diagram of each part of FIG. 1, and FIG. 3 is a detailed circuit diagram of the bi-phase data detector 200 of FIG. 1 and receives a horizontal synchronous signal separately outputted from the TBC and VSP units 100. FIG. Enable signal generating means comprising a counter 201 and a decoder 202 for decoding the counting value and generating an enable signal during 16h, 17H, and 18H after counting; and the enable signal output from the enable signal generating means and the The AND gate 203 for removing the bi-phase data in the sections other than the three lines of 16h, 17H, and 18H by ANDing the biphase data output from the TBC and VSP unit 100, and the AND gate 203 Biphase data determination unit 204 for converting biphase data output during three line sections of 16h, 17H, and 18H into NRZ (Non Return To Zero) format and outputting a predetermined number of word clocks by dividing the system clock. Delay means for sequentially delaying the data converted into the NRZ form by the biphasic data detector 204, consisting of a divider 209 and three pixel delayers 205, 206, and 207 for generating The flip-flop 208 latches the NRZ-type data delayed by the word clock output from the divider 209.

상기 구성중 인에이블신호 발생수단은 상기 TBC 및 VSP부(100)에서 출력된 수직동기신호가 입력된 후 수평동기신호를 카운팅하여 카운팅값을 출력하는 카운터(201)와, 상기 카운터(201)의 카운팅값을 입력하는 디코딩하여 16h, 17, 18H동안의 3라인을 인에이블시키기 위한 디코더(202)로 구성되어 있다.The enable signal generating unit of the configuration includes a counter 201 for outputting a counting value by counting a horizontal synchronous signal after the vertical synchronous signal output from the TBC and VSP unit 100 is input, and the counter 201 of the counter 201. The decoder 202 is configured to decode to input a counting value and to enable three lines during 16h, 17, and 18H.

제4도는 제3도의 각부 동작 파형도로서, (4a)는 카운터(201)로 입력되는 수직동기신호 파형도이고, (4b)는 카운터(201)로 입력되는 수평동기신호 파형도이며, (4c)는 디커더(202)의 출력 파형도이다.4 is an operation waveform diagram of each part of FIG. 3, (4a) is a vertical synchronous signal waveform diagram input to the counter 201, (4b) is a horizontal synchronous signal waveform diagram input to the counter 201, (4c Is an output waveform diagram of the decoder 202.

제5도는 제3도중 바이페이즈 데이터 판별부(204)의 구체회로도로서, 상기 앤드게이트(203)에서 출력된 데이터를 입력하여 시스템 클럭에 의해 래치된 신호를 출력단자(Q,)로 각각 출력하는 플립플롭(FF1)과, 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호를 입력하여 시스템 클럭에 의해 래치된 신호를 출력단자(Q,)로 각각 출력하는 플립플롭(FF2)과, 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호 및 상기 플립플롭(FF2)의 부출력단자()로 출력된 신호와 노아게이트(NR1)의 출력신호를 논리곱하여 출력하는 앤드게이트(AN2)와, 상기 플립플롭(FF2)의 출력단자()로 출력된 신호 및 상기 플립플롭(FF1)의 부출력단자()로 출력된 신호와 노아게이트(NR1)의 출력신호를 논리곱하여 출력하는 앤드게이트(AN2)와,FIG. 5 is a detailed circuit diagram of the bi-phase data determination unit 204 of FIG. 3. The data output from the AND gate 203 is input to output a signal latched by the system clock. ) And a signal latched by the system clock by inputting the output signal to the flip-flop FF1 and the output terminal Q of the flip-flop FF1, respectively. Each of the flip-flops FF2 and the output signal Q of the flip-flop FF1 and the sub-output terminal of the flip-flop FF2 AND gate (AN2) for logically multiplying the output signal of the signal and the output signal of the noah gate (NR1), and the output terminal of the flip-flop (FF2) ( Signal and the sub-output terminal of the flip-flop (FF1) AND gate AN2 for logically multiplying the output signal of NOR and the output signal of NOR gate NR1,

상기 앤드게이트(AN1, AN2)에서 출력된 신호를 각각 입력하여 논리합 출력하는 오아게이트(OR1)와, 상기 오아게이트(OR1)에서 출력된 신호를 입력하여 시스템 클럭이 반전소자(I1)을 통해 반전된 신호에 동기 시켜 출력하는 플립플롭(FF4)과, 상기 플립플롭(FF4)에서 출력된 신호를 인에이블단자(EN)로 입력하여 인에이블될 시 시스템 클럭에 의해 카운팅하여 3비트의 카운팅값을 출력하는 카운터(CNT1)와, 상기 카운터(CNT1)에서 출력된 카운팅값을 각각 입력하여 반전 논리합 출력하는 노아게이트(NR1)와, 상기 카운터(CNT1)의 카운팅 출력값을 반전소자(I2, I3)를 통해 각각 입력된 신호를 반전 논리합 출력하여 상기 카운터(CNT1)와 플립플롭(FF4)을 리세트시키기 위한 낸드게이트(NR2)로 구성 되어 있다.A system clock is inverted through the inverting element I1 by inputting an OR gate OR1 for inputting and outputting the OR signal from the AND gates AN1 and AN2, respectively, and a signal output from the OR gate OR1. The flip-flop FF4 outputs in synchronization with the received signal, and the signal output from the flip-flop FF4 is input to the enable terminal EN, and counted by the system clock when enabled to count a 3-bit counting value. The inverting elements I2 and I3 are used as the counter CNT1 to output the counting value output from the counter CNT1, and the inverted logic sum output of the counter CNT1 and the counting output value of the counter CNT1. The NAND gate NR2 is configured to reset the counter CNT1 and the flip-flop FF4 by outputting the inverted-OR sum of the input signals.

제6도는 제5도의 각부 동작 파형도이고, 제7도는 제1도중 H디코더(300)의 구체회로도로서, 상기 플립플롭(208)에서 출력된 1H구간에 있는 24비티의 데이터를 워드단위로 q1(3;0)에서 q6(3;0)까지 순차적으로 래치 출력하는 플립플롭(301-305)과, 반전소자(311-313), 앤드케이트(307-308), 오아게이트(309)로 구성되어 상기 플립플롭(305)에서 출력된 q1(3;0)을 입력하여 에러유무 판별신호를 출력하는 에러판단수단과, 상기 플립플롭(302-303)에서 출력된 q(3:0)과 q2(3;0) BA 혹은 DC로 이루어질시 q5(3;0), q6(3;0)를 해밍디코딩하여 q5'(3;0)와 q6'(3;0)를 각각 출력하는 해밍디코더(306)와, 상기 플립플롭(301-305)에서 출력된 q1(3;0)-q6(3;0)와 상기 에러판단수단의 에러판별신호와 상기 해밍디코더(306)의 디코딩된 q5'(3;0)과 q6'(3;0)를 입력하여 래치 출력하는 래치회로(310)로 구성되어 있다.FIG. 6 is an operational waveform diagram of each part of FIG. 5, and FIG. 7 is a detailed circuit diagram of the H decoder 300 in FIG. 1, wherein q1 data of 24 bits in the 1H section output from the flip-flop 208 is q1. Flip-flops 301-305 which sequentially latch output from (3; 0) to q6 (3; 0), an inverting element 311-313, an occupancy 307-308, and an oragate 309 Error judging means for inputting q1 (3; 0) output from the flip-flop 305 to output an error presence discrimination signal, and q (3: 0) and q2 output from the flip-flop 302-303. (3; 0) Hamming decoder that outputs q5 '(3; 0) and q6' (3; 0) by hamming and decoding q5 (3; 0) and q6 (3; 0) when BA or DC is formed. 306, q1 (3; 0) -q6 (3; 0) output from the flip-flops 301-305, an error discrimination signal of the error determining means, and a decoded q5 'of the hamming decoder 306 ( And a latch circuit 310 for inputting 3; 0) and q6 '(3; 0) for latch output.

이하 본 발명의 일실시예의 동작을 첨부한 제2-제4도를 참조하여 상세히 설명한다.Hereinafter, an operation of an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4.

먼저 NTSC의 바이페이즈 데이터는 복합영상신호의 16h, 17H, 18H의 3라인 구간동안에 존재하며 한 라인동안에 총24비트의 데이터가 있다. 상기 24비트 데이터중 첫번째 4비트(즉 첫번째 워드)는 8 혹은 F로 시작한다. 그리고 수평동기신호(H Sync)의 폴링에지를 기준으로 첫번째 비트는 로직 1상태가 되며 12us정도에서 나타나고 데이터와 데이터 사이의 간격은 2us이다.First, NTSC bi-phase data exist in three line sections of 16h, 17H, and 18H of the composite video signal, and there are a total of 24 bits of data in one line. The first 4 bits (ie the first word) of the 24 bit data start with 8 or F. Based on the polling edge of the horizontal sync signal (H Sync), the first bit is in logic 1 state and appears at about 12us. The interval between data and data is 2us.

레이저디스크에 저장된 제2도(2a)와 같은 복합영상신호를 읽어들여 입력단자(P1)을 통해 입력하게 되면 TBC 및 VSP부(100)는 데이터 슬라이싱을 하여 제2도(2b)와 같은 바이페이즈 데이터와 제2도(2c)와 같은 수평동기신호(H Sync) 및 제2도(2d)와 같은 수직동기신호(V Sync)를 분리하여 각각 출력하게 된다. 상기 TBC 및 VSP부(100)에서 분리 출력된 바이페이즈 데이터와 수평동기신호(H Sync) 및 수직동기신호(V Sync)를 입력하는 바이페이즈 데이터검출부(200)는 시스템 클럭신호에 의해 바이페이즈 데이터만을 검출하여 출력하게 된다. 상기 바이페이즈 데이터 검출부(200)에서 검출된 데이터는 H디코더(300)로 입력되어 워드단위로 검출된 워드에러의 유무를 판별하고 해밍코드의 디코딩을 행하게 된다. 상기 H디코더(300)에서 디코딩이 끝난 데이터워드는 메모리(400)에 저장하게 되며, 상기 저장된 데이터 워드를 마이컴(500)이 필요시 마다 읽어들여 데이터 처리를 하게 된다.When the composite video signal stored in the laser disk is read through the input terminal P1, such as the second drawing 2a, the TBC and VSP unit 100 slices the data and bi-phases as shown in FIG. 2b. The data and the horizontal synchronous signal H Sync as shown in FIG. 2C and the vertical synchronous signal V Sync as shown in FIG. 2D are separately outputted. The biphasic data detection unit 200 which inputs the biphasic data separated from the TBC and the VSP unit 100, the horizontal synchronization signal (H Sync), and the vertical synchronization signal (V Sync) is biphase data by a system clock signal. Only the output will be detected. The data detected by the bi-phase data detector 200 is input to the H decoder 300 to determine whether there is a word error detected in units of words and to decode the Hamming code. The decoded data word in the H decoder 300 is stored in the memory 400, and the stored data word is read by the microcomputer 500 whenever necessary to process the data.

상기 바이페이즈 데이터 검출부(200)에서 바이페이즈 데이터만을 검출하는 동작을 제3도를 참조하여 설명하면, 바이페이즈 데이터를 검출하기 위해서는 데이터가 존재하는 라인을 알아야 한다. 따라서 바이페이즈 데이터는 16h, 17H, 18H 동안에 존재하므로 수직동기신호(V Sync)와 수평동기신호(H Sync)를 이용하여 바이페이즈 데이터가 존재하는 3라인을 인에이블시키기 위한 신호를 만든다. 상기 인에이블신호는 바이페이즈 데이터와 상기 3라인 이외의 구간에서 변화하는 유효하지 않은 데이터등을 모두 삭제한다. 그러므로 상기 TBC 및 VSP부(100)에서 출력된 수평동기신호와 수직동기신호를 입력하는 카운터(201)는 제4도(4a)와 같은 수직동기신호가 입력된 후 제4도(4b)와 같은 수평동기신호를 카운팅하여 카운팅값을 출력하게 된다. 상기 카운터(201)의 카운팅값을 입력하는 디코더(202)는 디코딩하여 16h, 17H, 18H동안에 3라인을 인에이블시키기 위한 제4도(4c)와 같은 신호를 출력하게 된다. 상기 디코더(202)에서 출력된 인에이블신호와 상기 TBC 및 VSP부(100)에서 출력된 바이페이즈 데이터를 입력하는 앤드게이트(203)는 논리곱하여 상기 16h, 17H, 18H의 3라인이외의 구간에서는 바이페이즈 데이터를 제거하게 된다. 상기 앤드게이트(203)에서 16h, 17H, 18H의 3라인구간동안 출력된 바이페이즈 데이터를 입력하는 바이페이즈 데이터 판별부(204)는 상기 입력 바이페이즈 데이터를 NRZ(Non Return To Zero)형태로 변환하여 출력하게 된다. 상기 바이페이즈 데이터 검출부(204)에서 NRZ형태로 변환되는 동작을 제5도와 제6도를 참조하여 설명하면, 상기 앤드게이트(203)에서 출력된 제6도(6b)와 같은 데이터를 입력하는 플립플롭(FF1)은 제6도(6a)와 같은 시스템 클럭에 의해 래치되어 출력단자(Q,)로 제6도(6c, 6d)와 같은 신호를 각각 출력하게 된다. 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호를 입력하는 플립플롭(FF2)은 제6도(6a)와 같은 시스템 클럭에 의해 래치되어 출력단자(Q,)로 제6도(6e, 6f)와 같은 신호를 각각 출력하게 된다. 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호 및 상기 플립플롭(FF2)의 부출력단자()로 출력된 신호와 노아게이트(NR1)의 출력신호를 입력하는 앤드게이트(AN2)는 논리곱하여 제6도(6i)와 같은 신호를 출력하게 된다. 상기 앤드게이트(AN1, AN2)에서 출력된 신호를 입력하는 오아게이트(OR1)는 논리합하여 제6도(6i)와 같은 신호를 출력하게 된다. 상기 오아게이트(OR1)에서 출력된 신호를 입력하는 플립플롭(FF4)은 시스템 클럭이 반전소자(I1)을 통해 반전된 신호에 의해 제6도(6j)와 같은 신호를 출력하게 된다. 상기 플립플롭(FF4)에서 출력된 신호는 카운터(CNT1)의 인에이블단자(EN)로 인가되어 상기 카운터(CNT1)를 인에이블 시키게 된다. 이로인해 상기 카운터(CNT1)는 시스템 클럭에 의해 카운팅하여 3비트의 카운팅값을 출력하게 된다. 상기 카운터(CNT1)에서 출력된 카운팅값을 입력하는 노아게이트(NR1)는 반전 논리합하여 제6도(6k)와 같은 신호를 출력하게 된다. 상기 카운터(CNT1)의 카운팅 출력값은 반전소자(I2, I3)를 통해 노아게이트(NR2)로 인가 되므로 낸드게이트(NR2)는 로우신호를 출력하게 되어 상기 플립플롭(FF4)과 상기 카운터(CNT1)를 클리어 시키게된다. 상기 앤드게이트(AN1, AN2)에서 바이페이즈 데이터의 라이징에지와 폴링에지를 한 번 검출하게되면 시스템 클럭이 4클럭 정도는 제6도(6k)와 같은 신호가 상기 앤드게이트(AN1, AN2)로 입력되어 그 동안에 변화되는 에지는 출력되지 않게된다. 만약 입력이 1000(8)이 입력된다고 가정하면, 상기 앤드게이트(AN1, AN2)의 출력신호를 입력단자(J, K)로 입력하는 플립플롭(FF3)은 출력단자(Q)로 제6도(6l)과 같은 NRZ형태로 변환된 신호를 출력하게 된다. 여기서 중요한 것은 제6도(6g)의 점선부분과 같이 유효하지 않은 에지는 바이페이즈 데이터로 인식하지 않게된다. 상기와 같이 바이페이즈 데이터 판별부(204)에서 판별된 바이페이즈 데이터는 지연기(205-207)를 통해 지연되어 플립플롭(208)의 데이터단(D)으로 입력된다. 이때 시스템 클럭신호는 분주기(209)에서 분주되어 워드클럭신호를 출력하게 된다. 상기 시스템 클럭신호는 4fsc(14.3MHZ)를 5분 주한 2.86MHZ를 사용한다. 이로인해 상기 플립플롭(208)은 상기 워드클럭신호에 의해 래치시키게 되어 NRZ형태의 데이터를 출력하게 된다. 상기 플립플롭(208)에서 출력된 NRZ형태의 데이터는 워드단위[검출된 워드(3;0)]로 H디코더(300)로 입력되어 워드단위로 디코딩이 수행된다. 상기 H디코더(300)는 먼지나 긁힘에 의해 24비트 바이페이즈 데이터의 손상유무를 판별하고 해밍코드를 디코딩하므로 1비트에러난 코드를 에러정정 하는 기능을 하게 된다. 상기 H디코더(300)의 구체적 동작을 제7도를 참조하여 살펴보면, 상기 플립플롭(208)에서 출력된 1H구간에 있는 24비트의 데이터를 플립플롭(301-305)에 의해 워드단위로 q1(3;0)에서 q6(3;0)까지 래치시킨다. 상기 q1(3;0)은 첫번째 워드이고 q2(3;0)는 두번째워드이며 q6(3;0)는 마지막 번째 워드가 된다. 상기 래치(301-305)에서 각각 래치출력된 워드코드중 프로그램 상태코드(Program Status Code)가 있는데 이 프로그램상태코드는 오디오와 비디오의 채널사용을 인식하는 코드이다. 그리고 상기 프로그램 상태코드는 두번째 워드인 q2(3;0)와 세번째 워드인 q3(3;0)는 항상 BA 혹은 DC로 이루어지고 q5(3;0), q6(3;0)는 해밍코드워드로 되어있고 패리티 비트로 이루어진다. 그러므로 상기 q2(3;0)와 q3(3;0)가 BA 혹은 DC로 판별된 경우에 해밍디코더(306)는 상기 q6(3;0)와 래치(301)에서 출력된 q5(3;0)를 해밍디코딩하여 q5'(3;0)와 q6'(3;0)를 출력하게 된다. 이때 상기 해밍디코더(306)에서 디코딩시 해밍코드는 1비트 에러정정코드이므로 만약 상기 q5(3;0)와 q6(3;0)가 2비트 이상 에러가 발생하였을 경우 에러라인(Error-Line)으로 로우신호를 출력하여 마이컴(500)으로 에러정정이 불가함을 알려주고 상기 q5(3;0)와 q6(3;0)를 앤드게이트(310)을 통해 메모리(400)로 출력하게 된다. 그리고 상기 해밍디코더(306)에서 해밍 디코딩결과 에러가 없거나 1비트에러이면 에러정정을 하여 에러가 없는 것으로 판별되나 2비트 이상 에러가 발생되면 에러라인(Error-Line)으로 로우신호를 출력하여 마이컴(500)으로 에러가 발생되었음을 알려주게 된다. 그리고 두번째 에러 가능성은 첫번째 코드 q1(3;0)이 8 혹은 F에 따라 결정되며 코드의 규격상 첫번째 워드는 항상 8 혹은 F이어야 하며 만약 첫번째 워드가 8 또는 F가 아니면 에러가 된다. 따라서 상기 플립플롭(305)의 출력인 q1(3;0)은 반전소자(311-313)을 통해 앤드게이트(307)로 입력되는 동시에 앤드게이트(308)로 인가되어 논리곱하여 각각 출력된다. 상기 앤드게이트(307-308)에서 논리곱 출력된 신호는 오아게이트(309)에서 논리합 출력되어 앤드게이트(310)을 통해 메모리(400)로 출력된다. 상기 오아게이트(309)에서 출력되는 신호가 H인 경우에는 에러가 없는 것이고 L이면 에러가 있는 것으로 판별하게 된다. 상기 H디코더(300)에서 디코딩된 워드단위의 데이터는 상기 메모리(400)에 저장된다. 상기 메모리(400)에 저장된 데이터를 마이컴(500)이 읽어들여 데이터 처리를 하게 된다.Referring to FIG. 3, the biphasic data detection unit 200 detects only the biphasic data. In order to detect the biphasic data, it is necessary to know a line where data exists. Therefore, since the biphasic data exists during 16h, 17H, and 18H, a signal for enabling three lines in which biphasic data exists is generated by using the vertical synchronization signal (V Sync) and the horizontal synchronization signal (H Sync). The enable signal erases all of the bi-phase data and invalid data that change in sections other than the three lines. Therefore, the counter 201 for inputting the horizontal synchronizing signal and the vertical synchronizing signal outputted from the TBC and VSP unit 100 is the same as the fourth degree 4b after the vertical synchronizing signal as shown in FIG. The counting value is output by counting the horizontal synchronization signal. The decoder 202 inputting the counting value of the counter 201 decodes and outputs a signal as shown in FIG. 4C for enabling three lines during 16h, 17H, and 18H. The AND gate 203 for inputting the enable signal output from the decoder 202 and the bi-phase data output from the TBC and VSP units 100 is logically multiplied so that the intervals other than the three lines of the 16h, 17H, and 18H are not included. This will remove the biphase data. The biphasic data determination unit 204 for inputting the biphasic data output during the three line sections 16h, 17H, and 18H at the AND gate 203 converts the input biphasic data into a Non Return To Zero (NRZ) form. Will print. Referring to FIG. 5 and FIG. 6, an operation of converting the bi-phase data detector 204 into an NRZ form will be described. A flip for inputting data, such as the FIG. 6B output from the AND gate 203, is input. The flop FF1 is latched by a system clock as shown in FIG. 6A to output terminals Q, ) Outputs a signal as shown in FIGS. 6C and 6D, respectively. The flip-flop FF2 for inputting the signal output to the output terminal Q of the flip-flop FF1 is latched by a system clock as shown in FIG. ) Outputs a signal as shown in FIGS. 6E and 6F, respectively. The signal output to the output terminal Q of the flip-flop FF1 and the sub-output terminal of the flip-flop FF2 And AND gate (AN2) for inputting the signal output to the output signal of the NOA gate (NR1) is ANDed to output a signal as shown in FIG. The OR gate OR1, which inputs the signals output from the AND gates AN1 and AN2, is ORed to output a signal as shown in FIG. 6I. The flip-flop FF4 inputs the signal output from the OR gate OR1 and outputs a signal as shown in FIG. 6J by the signal in which the system clock is inverted through the inversion element I1. The signal output from the flip-flop FF4 is applied to the enable terminal EN of the counter CNT1 to enable the counter CNT1. As a result, the counter CNT1 counts by the system clock and outputs a 3-bit count value. The NOA gate NR1 inputting the counting value output from the counter CNT1 outputs a signal as shown in FIG. Since the counting output value of the counter CNT1 is applied to the NOR gate NR2 through the inverting elements I2 and I3, the NAND gate NR2 outputs a low signal so that the flip-flop FF4 and the counter CNT1 are output. To clear it. When the rising gate and the falling edge of the bi-phase data are detected by the AND gates AN1 and AN2 once, a signal such as that of FIG. 6K (6k) is transmitted to the AND gates AN1 and AN2 by approximately 4 clocks. The edge that is input and changed during that time is not output. If the input assumes that 1000 (8) is input, the flip-flop FF3 for inputting the output signals of the AND gates AN1 and AN2 to the input terminals J and K is shown in FIG. 6 as the output terminal Q. It outputs the signal converted into NRZ form as shown in (6l). It is important to note that an invalid edge, such as a dotted line in FIG. 6G, is not recognized as biphase data. As described above, the biphasic data determined by the biphasic data determination unit 204 is delayed through the delay units 205-207 and input to the data terminal D of the flip-flop 208. At this time, the system clock signal is divided by the divider 209 to output a word clock signal. The system clock signal uses 2.86MHZ for 5 minutes at 4fsc (14.3MHZ). As a result, the flip-flop 208 is latched by the word clock signal to output NRZ type data. The NRZ type data output from the flip-flop 208 is input to the H decoder 300 in word units (words 3 and 0 detected), and decoding is performed in units of words. The H decoder 300 determines whether the 24-bit biphasic data is damaged by dust or scratches, and decodes the Hamming code, thereby performing error correction on a 1-bit error code. A detailed operation of the H decoder 300 will be described with reference to FIG. 7. The 24-bit data in the 1H section output from the flip-flop 208 is q1 (in word units) by flip-flops 301-305. Latches from 3; 0) to q6 (3; 0). Q1 (3; 0) is the first word, q2 (3; 0) is the second word, and q6 (3; 0) is the last word. Among the word codes latched out by the latches 301-305, there is a program status code, which is a code for recognizing channel use of audio and video. The program status code is q2 (3; 0), the second word, and q3 (3; 0), the third word, always made of BA or DC, and q5 (3; 0) and q6 (3; 0) are Hamming codewords. It consists of parity bits. Therefore, when q2 (3; 0) and q3 (3; 0) are determined to be BA or DC, the hamming decoder 306 outputs q5 (3; 0) output from the q6 (3; 0) and the latch 301. ) And outputs q5 '(3; 0) and q6'(3; 0). In this case, since the Hamming code is a 1-bit error correction code when decoding in the Hamming decoder 306, if q5 (3; 0) and q6 (3; 0) have errors more than 2 bits, an error line (Error-Line) The low signal is output to inform the microcomputer 500 that error correction is impossible, and q5 (3; 0) and q6 (3; 0) are output to the memory 400 through the AND gate 310. In the hamming decoder 306, if there is no error or a 1-bit error as a result of hamming decoding, it is determined that there is no error by correcting the error. 500) to indicate that an error has occurred. The second probability of error is determined by the first code q1 (3; 0) depending on 8 or F. In the code specification, the first word must always be 8 or F. If the first word is not 8 or F, an error occurs. Accordingly, q1 (3; 0), which is the output of the flip-flop 305, is input to the AND gate 307 through the inverting elements 311-313, and is applied to the AND gate 308 so as to be logically output. The AND-output signal from the AND gates 307 to 308 is OR-output at the OR gate 309 and is output to the memory 400 through the AND gate 310. If the signal output from the oragate 309 is H, there is no error, and if L, there is an error. Word-based data decoded by the H decoder 300 is stored in the memory 400. The microcomputer 500 reads the data stored in the memory 400 to process the data.

상술한 바와 같이 광 디스크 재생장치에 있어서, 디스크에 저장되어 있는 바이페이즈 데이터를 검출하여 디코딩 함으로써 광 디스크가 제공하는 여러 가지 정보를 얻을 수 있고 광 디스크 재생시 디스크가 먼지나 긁힘에 의해 데이터가 손상되어 있는가를 검출하여 에러가 발생되어 정정 가능한 경우는 에러정정을 하고 에러정정이 불가능한 경우는 에러가 발생했음을 감지할 수 있는 이점이 있다.As described above, in the optical disc player, various information provided by the optical disc can be obtained by detecting and decoding the biphasic data stored in the disc, and when the disc is reproduced, the data is damaged by dust or scratches. If the error is detected and correctable, the error is corrected. If the error cannot be corrected, there is an advantage that the error can be detected.

Claims

광 디스크 재생 시스템의 바이페이즈 데이터 디코딩회로에 있어서, 복합영상신호를 입력하여 데이터 슬라이싱을 하여 데이터와 수직동기신호 및 수평동기신호를 분리 출력하는 TBC 및 VSP부(100)와, 상기 TBC 및 VSP부(100)에서 분리 출력된 데이터와 수직동기신호 및 수평동기신호를 입력하여 바이페이즈 데이터를 검출하여 출력하는 바이페이즈 데이터 검출부(200)와, 상기 바이페이즈 데이터 검출부(200)에서 검출된 바이페이즈 데이터를 입력하여 워드단위의 에러 유무를 판별하고 해밍 디코딩을 하여 출력하는 H디코더(300)와, 상기 H디코더(300)의 에러 유무에 따라 디코딩된 바이페이즈 데이터를 저장하는 메모리(400)로 구성됨을 특징으로 하는 회로.In the bi-phase data decoding circuit of an optical disc reproducing system, a TBC and VSP unit 100 for inputting a composite video signal and performing data slicing to separately output data, a vertical synchronizing signal, and a horizontal synchronizing signal, and the TBC and VSP unit A biphasic data detector 200 which detects and outputs biphasic data by inputting the data separately outputted by the controller 100 and a vertical synchronizing signal and a horizontal synchronizing signal, and the biphasic data detected by the biphasic data detector 200; H decoder 300 to determine whether there is an error in the unit of the word input by Hamming decoding and output, and a memory 400 for storing the decoded bi-phase data in accordance with the presence or absence of the error of the H decoder 300 Characterized by a circuit.

제1항에 있어서, 상기 바이페이즈 데이터 검출부(200)는 상기 TBC 및 VSP부(100)에서 분리출력된 수직동기신호를 받아 수평동기신호를 카운팅한 후 상기 카운팅값을 디코딩하여 16h, 17H, 18H동안에 인에이블신호를 발생하는 인에이블신호 발생수단과, 상기 인에이블신호 발생수단에서 출력된 인에이블신호와 상기 TBC 및 VSP부(100)에서 출력된 바이페이즈 데이터를 논리곱하여 상기 16h, 17H, 18H의 3라인이외의 구간에서는 바이페이즈 데이터를 제거하기 위한 앤드게이트(203)와, 상기 앤드게이트(203)에서 16h, 17H, 18H의 3라인구간동안 출력된 바이페이즈 데이터를 NRZ(Non Return To Zero)형태로 변환하여 출력하는 바이페이즈 데이터 판별부(204)와, 시스템 클럭을 소정분주하여 워드클럭을 발생하는 분주기(209)와, 상기 바이페이즈 데이터 검출부(204)에서 NRZ형태로 변환된 데이터를 순차적으로 지연시키기 위한 지연수단과, 상기 지연수단에서 지연된 NRZ형태의 데이터를 상기 분주기(209)에서 출력된 워드클럭에 의해 래치 출력하는 플립플롭(208)으로 구성됨을 특징으로 하는 회로.According to claim 1, The bi-phase data detection unit 200 receives the vertical synchronization signal output from the TBC and VSP unit 100 counts a horizontal synchronization signal and then decodes the counting value 16h, 17H, 18H Enable signal generation means for generating an enable signal during the operation, and enable signal output from the enable signal generation means and the biphasic data output from the TBC and VSP unit 100 to perform the logical multiplication of the 16h, 17H, and 18H. In an area other than three lines of the AND gate 203 for removing the biphase data, and the non-phase data output during the three line sections 16H, 17H, and 18H from the AND gate 203, the non-return data is NRZ (Non Return To Zero). The biphasic data determination unit 204 for converting and outputting the signal into a form of a waveguide; A delay means for sequentially delaying the data, and a flip-flop (208) for latching the NRZ type data delayed by the delay means by a word clock output from the divider (209).

제2항에 있어서, 상기 인에이블신호 발생수단은 상기 TBC 및 VSP부(100)에서 출력된 수직동기신호가 입력된 후 수평동기신호를 카운팅하여 카운팅값을 출력하는 카운터(201)와, 상기 카운터(201)의 카운팅값을 입력하는 디코딩하여 16h, 17H, 18H동안의 3라인을 인에이블시키기 위한 디코더(202)로 구성됨을 특징으로 하는 회로.The counter of claim 2, wherein the enable signal generating means includes a counter 201 for counting a horizontal synchronous signal and outputting a counting value after a vertical synchronous signal output from the TBC and VSP unit 100 is input, and the counter And a decoder (202) for decoding the input counting value of 201 to enable three lines during 16h, 17H, and 18H.

제2항에 있어서, 상기 바이페이즈 데이터 판별부(204)는 상기 앤드게이트(203)에서 출력된 데이터를 입력하여 시스템 클럭에 의해 래치된 신호를 출력단자(Q,)로 각각 출력하는 플립플롭(FF1)과, 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호를 입력하여 시스템 클럭에 의해 래치된 신호를 출력단자(Q,)로 각각 출력하는 플립플롭(FF2)과, 상기 플립플롭(FF1)의 출력단자(Q)로 출력된 신호 및 상기 플립플롭(FF2)의 부출력단자()로 출력된 신호와 노아게이트(NR1)의 출력신호를 논리곱하여 출력하는 앤드게이트(AN1)와, 상기 플립플롭(FF2)의 출력단자(Q)로 출력된 신호 및 상기 플립플롭(FF1)의 부출력단자()로 출력된 신호와 노아게이트(NR1)의 출력신호를 논리곱하여 출력하는 앤드게이트(AN2)와, 상기 앤드게이트(AN1, AN2)에서 출력된 신호를 각각 입력하여 논리합 출력하는 오아게이트(OR1)와, 상기 오아게이트(OR1)에서 출력된 신호를 입력하여 시스템 클럭이 반전소자(I1)을 통해 반전된 신호에 동기 시켜 출력하는 플립플롭(FF4)과, 상기 플립플롭(FF4)에서 출력된 신호를 인에이블단자(EN)로 입력하여 인에이블될 시 시스템 클럭에 의해 카운팅하여 3비트의 카운팅값을 출력하는 카운터(CNT1)와, 상기 카운터(CNT1)에서 출력된 카운팅값을 각각 입력하여 반전 논리합 출력하는 노아게이트(NR1)와, 상기 카운터(CNT1)의 카운팅 출력값을 반전소자(I2, I3)를 통해 각각 입력된 신호를 반전 논리합 출력하여 상기 카운터(CNT1)와 플립플롭(FF4)을 리세트시키기 위한 앤드게이트(AN2)로 구성됨을 특징으로 하는 회로.3. The method of claim 2, wherein the bi-phase data determination unit 204 inputs the data output from the AND gate 203 to output a signal latched by the system clock output terminal (Q, ) And a signal latched by the system clock by inputting the output signal to the flip-flop FF1 and the output terminal Q of the flip-flop FF1, respectively. Each of the flip-flops FF2 and the output signal Q of the flip-flop FF1 and the sub-output terminal of the flip-flop FF2 Of AND gate AN1 and the output signal of NOA gate NR1 and the output signal of NOA gate NR1, the signal output to output terminal Q of flip-flop FF2, and the flip-flop FF1. Negative output terminal AND gate AN2 for logically multiplying the output signal of NOR and the output signal of noah gate NR1, and OR gate OR1 for inputting and ORing the signals output from AND gates AN1 and AN2, respectively. And a flip-flop (FF4) for inputting a signal output from the oragate (OR1) and outputting the system clock in synchronization with a signal inverted through the inversion element (I1), and a signal output from the flip-flop (FF4). Is inputted to the enable terminal (EN) and counted by the system clock when enabled, the counter CNT1 outputs a 3-bit counting value, and the counting value output from the counter CNT1 is inputted. The counter CNT1 and the flip-flop FF4 are reset by inverting and ORing the signals inputted through the inverting elements I2 and I3 to the outputting noah gate NR1 and the counting output value of the counter CNT1. End gate (AN 2) a circuit characterized by consisting of.

제2항 또는 제3항에 있어서, 상기 H디코더(300)는 상기 플립플롭(208)에서 출력된 1H구간에 있는 24비트의 데이터를 해 워드단위로 q1(3;0)에서 q6(3;0)까지 순차적으로 래치 출력하는 플립플롭(301-305)과, 반전소자(311-313), 앤드게이트(307-308), 오아게이트(309)로 구성되어 상기 플립플롭(305)에서 출력된 q1(3;0)을 입력하여 에러유무 판별신호를 출력하는 에러판단수단과, 상기 플립플롭(302-303)에서 출력된 q2(3;0)과 q2(3;0) BA 혹은 DC로 이루어질시 q5(3;0), q6(3;0)를 해밍디코딩하여 q5'(3;0)와 q6'(3;0)를 각각 출력하는 해밍디코더(306)와, 상기 플립플롭(301 -305)에서 출력된 q1(3;0)-q6(3;0)와 상기 에러판단수단의 에러판별신호와 상기 해밍디코더(306)의 디코딩된 q5'(3;0)과 q6'(3;0)를 입력하여 래치 출력하는 래치회로(310)로 구성됨을 특징으로 하는 회로.4. The decoder of claim 2 or 3, wherein the H decoder 300 performs 24-bit data in the 1H section output from the flip-flop 208 to q1 (3; 0) to q6 (3; A flip-flop 301-305 which sequentially latches output up to 0), an inverting element 311-313, an end gate 307-308, and an oragate 309, which are output from the flip-flop 305 an error judging means for inputting q1 (3; 0) to output an error presence determination signal, and q2 (3; 0) and q2 (3; 0) BA or DC output from the flip-flops 302-303. Hamming decoder 306 for outputting q5 '(3; 0) and q6' (3; 0) by Hamming decoding q5 (3; 0) and q6 (3; 0), respectively, and the flip-flop Q1 (3; 0) -q6 (3; 0) output from 305, an error discrimination signal of the error determining means, and decoded q5 '(3; 0) and q6' (3; A circuit comprising: a latch circuit 310 for inputting and latching 0).