JP3210323B2 - RESYNC detection circuit - Google Patents
RESYNC detection circuitInfo
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- JP3210323B2 JP3210323B2 JP20522790A JP20522790A JP3210323B2 JP 3210323 B2 JP3210323 B2 JP 3210323B2 JP 20522790 A JP20522790 A JP 20522790A JP 20522790 A JP20522790 A JP 20522790A JP 3210323 B2 JP3210323 B2 JP 3210323B2
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、情報記録装置あるいは情報伝送装置におけ
る再生信号中に挿入されたRESYNCと呼ばれる同期用コー
ドパターンを検出するRESYNC検出回路に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a RESYNC detection circuit for detecting a synchronization code pattern called RESYNC inserted into a reproduced signal in an information recording device or an information transmission device. .
尚、本明細書では説明のために光デイスクドライブ装
置を例にとつて説明するが、本発明は光デイスクのみな
らず、磁気デイスクや他の記録媒体を用いたデイスク、
あるいはテープ,カード等の情報再生装置、あるいは情
報伝送装置の受信部にも利用することが可能である。In this specification, an optical disk drive device will be described as an example for explanation, but the present invention is not limited to an optical disk, but a magnetic disk or a disk using another recording medium.
Alternatively, it can be used for an information reproducing apparatus such as a tape or a card, or a receiving unit of an information transmitting apparatus.
[従来の技術] 追記形あるいは書き換え形の光デイスクのセクタフオ
ーマツトの一例を第11A図に示す。RESYNCは、データ部
のデータ中に一定周期で1バイトづつ、たとえばデータ
20バイトあるいは15バイトに対し、RESYNCが1バイトと
いうように複数個挿入されている。またデータの変調方
式を(2,7)符号記録方式とするとRESYNCのパターン
は、例えば“0010 0000 0010 0100"のように、(2,7)
符号法則上ではデータパターンに表われる可能性が少な
い。したがつて、誤検出の可能性が少ないパターンが選
ばれる。DATA(データ),CONTROL(コントロール),EC
C,CRCとRESYNCの部分のさらに詳しいフオーマツトの例
を第11B図に示す。第11B図のように、通常はSYNCとそれ
に続くRESYNCは等間隔で挿入される。図中、SBはSYNCで
RSがRESYNCである。2. Description of the Related Art FIG. 11A shows an example of a sector format of a write-once or rewritable optical disk. RESYNC is a byte in the data section at regular intervals, for example,
For 20 bytes or 15 bytes, a plurality of RESYNCs are inserted such as one byte. When the data modulation method is the (2,7) code recording method, the RESYNC pattern is (2,7), for example, “0010 0000 0010 0100”.
It is unlikely to appear in the data pattern according to the coding rule. Therefore, a pattern with a low possibility of erroneous detection is selected. DATA, CONTROL, EC
A more detailed example of the format of the C, CRC and RESYNC parts is shown in FIG. 11B. As shown in FIG. 11B, normally, SYNC and subsequent RESYNC are inserted at regular intervals. In the figure, SB is SYNC
RS is RESYNC.
RESYNCは第12図のようなシフトレジスタ121とANDゲー
ト122〜124とから成るパターンマツチング回路によつて
検出される。第12図の回路では“100000001001"のパタ
ーンがシフトレジスタに入力され終わつた時点でRESYNC
検出信号が“1"となる。RESYNCパターンは普通はDATAパ
ターンに現われないようなパターンを選ぶが、再生信号
品質の劣化によつてRESYNCを誤検出することを防ぐため
にウインドウを設定し、そのウインドウ内で検出された
RESYNC検出信号のみを認知するようにすることが多い。RESYNC is detected by a pattern matching circuit comprising a shift register 121 and AND gates 122 to 124 as shown in FIG. In the circuit of FIG. 12, when the pattern of "100000001001" is input to the shift register,
The detection signal becomes “1”. The RESYNC pattern usually selects a pattern that does not appear in the DATA pattern.However, a window is set to prevent erroneous detection of RESYNC due to deterioration in the quality of the playback signal, and a window is detected within that window.
In many cases, only the RESYNC detection signal is recognized.
第13図に従来のRESYNC検出回路のブロツク図、第14図
に第13図の回路の働きを示すタイムチヤートを示す。第
14図の3番目のパルスは、RESYNCを誤検出したものであ
るが、ウインドウによつて誤まつてそのパルスが出力さ
れることを防いでいる。第13図のウインドウ生成回路13
3は、SYNC検出回路132からのSYNC信号を基準としてクロ
ツクをカウントし、RESYNCパターンマツチング回路131
の出力するRESYNC検出信号が発生すると推定される領域
付近で開くようなウインドウを生成する回路である。こ
のウインドウは広すぎても狭すぎてもいけない。第12図
と第13図のクロツクはPLL回路で再生信号に同期したク
ロツクを生成して用いる。FIG. 13 is a block diagram of a conventional RESYNC detection circuit, and FIG. 14 is a time chart showing the operation of the circuit of FIG. No.
The third pulse in FIG. 14 is a result of erroneously detecting RESYNC, but prevents the pulse from being output erroneously due to the window. The window generation circuit 13 in FIG.
3 counts clocks based on the SYNC signal from the SYNC detection circuit 132, and outputs the RESYNC pattern matching circuit 131
Is a circuit that generates a window that opens near the region where the RESYNC detection signal output from the above is estimated to be generated. This window must not be too wide or too narrow. The clocks shown in FIGS. 12 and 13 are generated by a PLL circuit and used in synchronization with the reproduced signal.
第15図に一般的な情報再生装置を回路ブロツク図を示
す。その動作を概略示すと、記録媒体150上に記録され
たデータは、検出器151でアナログ信号として検出さ
れ、2値化回路152で2値化される。この2値化信号の
中からセクタマーク検出器153でセクタマーク(第11A図
のSM)を検出し、リードゲート生成器154でリードデー
タのゲートを開く。PLL回路はデータシンクロナイザ155
の中にあり、データシンクロナイザ155は同期化された
クロツク155aと、そのクロツクに同期化した同期データ
155bを出力する。このクロツク155aと同期データ155bと
は、復号データを出力する復号器156,アドレスマークを
検出するアドレスマーク(第11A図のAM)検出器157及び
SYNCとRESYNCとを検出するSYNC/RESYNC検出器159とに入
力される。アドレスマーク検出器157の出力は、プリフ
オーマツト部のリードクロツク生成器に入力され、第11
A図に示すプリフオーマツト部をリードするクロツクを
生成する。一方、SYNC/RESYNC検出器159からの出力信号
は、データ部のリードクロツク生成器160に入力され、
第11A図に示すデータ部をリードするクロツクを生成す
る。第15図の出力は、第16図のタイムチヤートのように
復号データと、それと同期するリードクロツクの形で出
力される。FIG. 15 is a circuit block diagram of a general information reproducing apparatus. In brief, the operation is as follows. Data recorded on the recording medium 150 is detected as an analog signal by the detector 151 and binarized by the binarization circuit 152. The sector mark detector 153 detects a sector mark (SM in FIG. 11A) from the binarized signal, and the read gate generator 154 opens the gate of the read data. PLL circuit is data synchronizer 155
, The data synchronizer 155 includes the synchronized clock 155a and the synchronized data synchronized with the clock.
Outputs 155b. The clock 155a and the synchronization data 155b are composed of a decoder 156 for outputting decoded data, an address mark (AM in FIG. 11A) detector 157 for detecting an address mark, and
It is input to a SYNC / RESYNC detector 159 which detects SYNC and RESYNC. The output of the address mark detector 157 is input to the lead clock generator of the preformat unit,
A clock that leads the preformat part shown in FIG. On the other hand, the output signal from the SYNC / RESYNC detector 159 is input to the lead clock generator 160 in the data section,
A clock for reading the data portion shown in FIG. 11A is generated. The output of FIG. 15 is output in the form of decoded data and a lead clock synchronized therewith, as in the time chart of FIG.
ここで、RESYNCの働きは、PLLで生成するクロツク
が、再生信号の欠落や信号品質の低下などによつて、ク
ロツクの位相がずれたり周期数がはずれたりした時に、
データの位置を再確認するためのものである。したがつ
て、RESYNCの検出ウインドウが狭すぎるとPLLからのク
ロツクが乱れた時に、RESYNCがウインドウからはみ出し
てしまい、それによつてその位置以降は読み取り不能と
なつてしまう。逆に、ウインドウが広すぎると、データ
上の誤まりによつて生じたにせのRESYNCパターンを誤ま
つて検出して、やはりそれ以降読み取りが不能となる。Here, the function of RESYNC is that when the clock generated by the PLL is out of phase or the number of periods is out of order due to the lack of a reproduced signal or the deterioration of signal quality, etc.
This is for reconfirming the position of the data. Therefore, if the detection window of the RESYNC is too narrow, when the clock from the PLL is disturbed, the RESYNC protrudes from the window, thereby making it impossible to read after that position. On the other hand, if the window is too wide, a spurious RESYNC pattern caused by an error in the data is erroneously detected, so that reading cannot be performed thereafter.
[発明が解決しようとしている課題] ところで、再生信号品質は、媒体及び装置の部品の経
年変化要因,媒体品質要因,再生環境要因等によつて劣
化する。従つて、再生信号品質劣化が生じると、記録し
たはずのデータ信号が消えたり他のデータに化けたりし
て、様々の問題が生じる。[Problems to be Solved by the Invention] By the way, the reproduction signal quality is degraded by factors such as aging of media and components of the apparatus, media quality factors, reproduction environment factors, and the like. Therefore, if the quality of the reproduced signal is degraded, the recorded data signal disappears or becomes garbled, causing various problems.
本発明は、以下に示す課題を解決することにより、情
報再生高品質を維持するRESYNC検出回路を提供する。The present invention provides a RESYNC detection circuit that maintains high quality information reproduction by solving the following problems.
再生信号品質劣化によってSYNCが正しく検出できなか
つた時でも、RESYNCを検出することによつて、正しく読
めるようにしたい。何故なら、この種の情報記録装置で
は、通常はECCと呼ばれるエラー符号修正機能がついて
いるので、もしSYNCから最初のRESYNCまでの1ブロツク
が、完全に再生できなくなつたとしても、それ以降のデ
ータを正しく再生することができれば、そのセクタのデ
ータは正しく修復することができる。I want to be able to read correctly by detecting RESYNC even when SYNC cannot be detected correctly due to deterioration of the reproduction signal quality. Because this type of information recording device has an error code correcting function usually called ECC, even if one block from SYNC to the first RESYNC cannot be reproduced completely, If the data can be correctly reproduced, the data in that sector can be correctly restored.
RESYNCのウインドウは、前回のRESYNCあるいはSYNCを
基準として設定するのが良い。もしそうでなくて、最初
のSYNCあるいはセクタマークを基準として設定すると、
データ部の中での信号品質劣化によるクロツクの位相ず
れ、周波数ずれに臨機応変に対処することができなくな
る。The RESYNC window is preferably set based on the previous RESYNC or SYNC. Otherwise, if you set it based on the first SYNC or sector mark,
It becomes impossible to respond flexibly to clock phase shift and frequency shift due to signal quality deterioration in the data section.
を満足するためにはRESYNCのウインドウをなるべく
広げなくてはならない。しかも、そのウインドウがSYNC
ウインドウより狭くてはならない。もしの条件におい
て、RESYNCのウインドウがSYNCのウインドウよりも狭い
と、SYNCパターン付近に信号品質劣化が生じてにせのSY
NCパターンが発生して、しかもそのSYNC誤検出位置が広
いウインドウの最も外側であつた場合、仮に次回のRESY
NCが正しく再生できたとしても、RESYNCウインドウが狭
いことによつてRESYNCがウインドウからはみ出してしま
うので、正しいRESYNC検出はできず、それ以降もRESYNC
検出はできなくなり、そのセクタは再生できなくなる。In order to satisfy the requirements, the RESYNC window must be expanded as much as possible. And the window is SYNC
Must not be smaller than the window. If the RESYNC window is narrower than the SYNC window under the conditions, the signal quality deteriorates near the SYNC pattern and the fake SY
If an NC pattern is generated and the SYNC error detection position is located on the outermost side of the wide window, the next RESY
Even if the NC can be played back correctly, the RESYNC window will be too narrow and the RESYNC will protrude from the window.
Detection becomes impossible, and the sector cannot be reproduced.
逆に、RESYNCウインドウは広すぎてもいけない。通
常、SYNCウインドウはセクタマークはるいはプリフオー
マツト部の最後のデータの時点を基準として設定するの
で、物理的な再生速度の変動に対応するためにある程度
の広さが必要である。また、通常は例えばSYNCは3バイ
トに対しRESYNCは1バイトというようにRESYNCパターン
の方が短いので、RESYNCウインドウをSYNCウインドウよ
りも広く取るのは無理がある。つまり、RESYNCのパター
ンが短いのにRESYNCウインドウを広くとりすぎると、信
号品質劣化によりにせRESYNCパターンを誤検出する危険
性が増大するので好ましくない。Conversely, the RESYNC window must not be too wide. Normally, the SYNC window is set with reference to the time point of the last data of the sector mark or the preformat portion. Therefore, the SYNC window needs to have a certain width in order to cope with the fluctuation of the physical reproduction speed. Also, since the RESYNC pattern is usually shorter, for example, SYNC is 3 bytes and RESYNC is 1 byte, it is impossible to make the RESYNC window wider than the SYNC window. In other words, if the RESYNC pattern is short but the RESYNC window is too wide, the risk of erroneously detecting the RESYNC pattern due to signal quality deterioration is undesirably increased.
再生品質劣化により、RESYNCパターンが消滅した時で
も、正しくデータが再生できるようにしたい。そのため
には、もしRESYNCパターンがウインドウ内に検出されな
かつた時にも、前回のRESYNCパターンから推定して、そ
のRESYNCパターンが消えたと推定される位置にRESYNCパ
ターンが正しく存在したかのような動作を行なうのが最
も好ましい。I want to be able to correctly reproduce data even when the RESYNC pattern disappears due to reproduction quality deterioration. For this purpose, even when a RESYNC pattern is not detected in the window, an operation is performed as if the RESYNC pattern correctly existed at the position where the RESYNC pattern is assumed to have disappeared, estimated from the previous RESYNC pattern. It is most preferred to do so.
そのためには、RESYNCウインドウが正しいRESYNC位置
に対して前後対称でなくてはならない。もしそうでない
と、信号品質劣化によりにせRESYNCを誤検出した時に、
次回のRESYNCが正しく再生されたとしても、ウインドウ
からはずれてしまう可能性が生じる。また、RESYNCのウ
インドウは全て一定の長さでなくてはならない。もしそ
うでないとすると、やはりにせRESYNC検出時に、次回の
正しいRESYNCがウインドウからはずれる可能性が生じる
からである。To do so, the RESYNC window must be symmetrical about the correct RESYNC position. If not, when false detection of RESYNC due to signal quality deterioration,
Even if the next RESYNC is played back correctly, there is a possibility that it will be out of the window. Also, all RESYNC windows must be of a fixed length. If this is not the case, there is a possibility that the next correct RESYNC will fall out of the window when the RESYNC is detected.
信号品質劣化により、ウインドウ内に誤つてRESYNCが
2個検出されてしまつた時には、それらのうちの少なく
とも1個はにせRESYNCである。この場合には、RESYNC検
出パルスは1個のみ出力するようにしなければならな
い。もしそうでないとして、1個のはずのところが2個
以上のRESYNC検出パルスが出力されたとすると、第15
図,第16図におけるデータ部リードクロツクの数が合わ
なくなり、それ以後の時点で正しくRESYNCやデータが再
生されたとしても、ボタンのかけ違いのようにデータの
ビツトずれが生じて、そのセクタは再生することができ
なくなるからである。If two RESYNCs are erroneously detected in the window due to signal quality deterioration, at least one of them is a fake RESYNC. In this case, it is necessary to output only one RESYNC detection pulse. If it is not so, and if one should output two or more RESYNC detection pulses, the fifteenth
Even if the number of read clocks in the data section in FIG. 16 and FIG. 16 does not match, and RESYNC or data is correctly reproduced at a later time, a data bit shift occurs as in the case of a wrong button, and the sector is reproduced. Because they can no longer do it.
[課題を解決するための手段] この課題を解決するために、本発明のRESYNC検出回路
は、前回のSYNCまたはRESYNC検出パルスから所定後に正
規RESYNC推定パルスを設定する推定パルス設定手段と、
該推定パルスの前後に所定幅のウインドウを設けるウイ
ンドウ設定手段と、前記ウインドウ内のRESYNCを検出す
るRESYNC検出手段と、前記ウインドウ内にRESYNC検出パ
ルスが2個以上検出された時には1個のみをRESYNC検出
パルスとして出力し、RESYNC検出パルスが1個のみ検出
された時にはそのままRESYNC検出パルスとして出力し、
RESYNC検出パルスが検出されなかったときには前記正規
RESYNC推定パルスをRESYNC検出パルスとして出力するパ
ルス出力手段と、前記SYNC検出パルス、RESYNC検出パル
ス及び正規RESYNC推定パルスを等しい時間だけディレイ
させるディレイ手段とを備え、前記RESYNC検出パルスあ
るいは正規RESYNC推定パルスが前記ウインドウよりも後
ろの時点で出力されることを特徴とする。[Means for Solving the Problems] In order to solve this problem, a RESYNC detection circuit of the present invention comprises: an estimation pulse setting means for setting a normal RESYNC estimation pulse after a predetermined time from a previous SYNC or a RESYNC detection pulse;
Window setting means for providing a window of a predetermined width before and after the estimation pulse; RESYNC detection means for detecting RESYNC in the window; and RESYNC detection when only two or more RESYNC detection pulses are detected in the window. Output as a detection pulse, and when only one RESYNC detection pulse is detected, output as it is as a RESYNC detection pulse,
When the RESYNC detection pulse is not detected,
A pulse output unit that outputs a RESYNC estimation pulse as a RESYNC detection pulse; anda delay unit that delays the SYNC detection pulse, the RESYNC detection pulse, and the normal RESYNC estimation pulse by an equal time, wherein the RESYNC detection pulse or the normal RESYNC estimation pulse is It is output at a time later than the window.
ここで、前記ウインドウが、前後正規RESYNC推定パル
スに対して前後対称である。又、前記ウインドウがSYNC
検出用のウインドウと等しい長さである。又、前記RESY
NC検出パルス又は正規RESYNC推定パルスとSYNC検出パル
スとの論理和をとって、それをSYNC又はRESYNCパルスと
して出力する。Here, the window is symmetric with respect to the normal RESYNC estimation pulse before and after. If the window is SYNC
It has the same length as the detection window. Also, the RESY
The logical sum of the NC detection pulse or the normal RESYNC estimation pulse and the SYNC detection pulse is calculated and output as a SYNC or RESYNC pulse.
[実施例] 以下、添付図面に従つて本発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
第1図に本実施例のSYNC/RESYNC検出器の第1の構成
例を示すブロツク図を示す。又、第1図中のウインドウ
回路12の実施例を第4A図に、そのタイムチヤートを第4B
図に示す。FIG. 1 is a block diagram showing a first configuration example of the SYNC / RESYNC detector of the present embodiment. An embodiment of the window circuit 12 in FIG. 1 is shown in FIG. 4A, and its time chart is shown in FIG.
Shown in the figure.
ウインドウオープン信号3aとウインドウクローズ信号
5aは、RESYNCのウインドウの開始時点と終了時点とを示
すためのパルス信号である。ウインドウは、第1図中の
デイレイ5をデイレイ4よりも1クロツク長く設定する
ことによつて、正規RESYNC推定パルスに対して、前後が
対称の形となる。つまり、第4B図でいえば、正規RESYNC
パルスに対して前半と後半のウインドウの長さが等しく
なつている。Window open signal 3a and window close signal
5a is a pulse signal for indicating the start point and end point of the RESYNC window. The window is symmetrical with respect to the normal RESYNC estimation pulse by setting the day 5 in FIG. 1 one clock longer than the day 4. That is, in Fig. 4B, the regular RESYNC
The first and second window lengths of the pulse are equal.
第4A図のように、マツチング信号11aは、ANDゲート45
でウインドウオープン信号3aとウインドウクローズ信号
5aとの間のウインドウ41aでゲートされて、ウインドウ
内のマツチング信号11aのみがRESYNC検出パルス12aとし
て出力される。しかし、ウインドウ内に1つのマツチン
グ信号11aが現われると、信号46cがフイードバツクされ
てORゲート44を通してウインドウをクローズするため、
ウインドウに現われる2つ目のマツチング信号11aは無
視される。As shown in FIG. 4A, the matching signal 11a is supplied to the AND gate 45.
Window open signal 3a and window close signal
The gate is gated in a window 41a between 5a and only the matching signal 11a in the window is output as a RESYNC detection pulse 12a. However, when one matching signal 11a appears in the window, the signal 46c is fed back to close the window through the OR gate 44,
The second matching signal 11a appearing in the window is ignored.
第4B図中、Aは正規のRESYNCパターン検出パルス、B
はにせRESYNCによつて生じたウインドウ内2個めのパル
スである。すると、この回路は第4B図のように、ウイン
ドウ内の最初のパルスAのみを認知して出力し、2個目
のBは無視する。またウインドウからはずれた位置にあ
る、にせRESYNC“C"もまた無視する。In FIG. 4B, A is a regular RESYNC pattern detection pulse, B
This is the second pulse in the window generated by the RESEARCH. Then, this circuit recognizes and outputs only the first pulse A in the window and ignores the second B as shown in FIG. 4B. Also ignore the fake RESYNC "C" that is off the window.
また、第1図中のデイレイ回路の第1の実施例を示す
回路図を第2図に、第2の実施例を示す回路図を第3図
に示す。長いデイレイは第2図のカウンタ21〜23とフリ
ツプフロツプ24〜27とインバータ28とから成る回路を、
短いデイレイは第3図のフリツプフロツプ31〜3nから成
る回路を用いると効率的である。FIG. 2 is a circuit diagram showing a first embodiment of the delay circuit in FIG. 1, and FIG. 3 is a circuit diagram showing a second embodiment. The long delay is a circuit composed of the counters 21 to 23, the flip flops 24 to 27 and the inverter 28 shown in FIG.
Short delays are more efficient with the circuit comprising flip-flops 31-3n of FIG.
第1図では、まず再生信号からSYNC検出回路15によつ
てSYNC検出信号15aをつくる。次に複数のデイレイ2,3,4
の働きによつて、第1番目のRESYNC位置を推定し、正規
RESYNC推定パルスを生成し、また、その前後にデイレイ
4と5とで推定パルスを中心として対称となるようにウ
インドウが設定できるように、ウインドウオープン3Aと
ウインドウクローズ5aのパルスを生成する。一方、RESY
NCパターンマツチング回路11で生成されたマツチング信
号11aを、ウインドウ回路12でウインドウ内で2個以上
のパルスが出ないようにして、それをRESYNC検出パルス
12aとする。In FIG. 1, first, a SYNC detection signal 15a is generated from a reproduced signal by a SYNC detection circuit 15. Next, several daylays 2, 3, 4
The first RESYNC position is estimated by the function of
A RESYNC estimation pulse is generated, and a pulse of a window open 3A and a window close 5a are generated before and after the RESYNC so that a window can be set to be symmetric about the estimated pulse between the delays 4 and 5. On the other hand, RESY
The matching signal 11a generated by the NC pattern matching circuit 11 is used by the window circuit 12 so that no more than two pulses are output within the window, and is used as a RESYNC detection pulse.
12a.
パルス有無判定回路13は第5図のようにフリツプフロ
ツプ51とインバータ52とからなつていて、ウインドウ内
に1個以上パルスが存在した時は“1"を、存在しなかつ
た時は“0"を出力する。セレクタ回路14は、判定信号が
“1"の場合にはRESYNC検出パルス、“0"の場合には正規
RESYNC推定パルスを選んで出力するわけである。The pulse presence / absence determination circuit 13 comprises a flip-flop 51 and an inverter 52, as shown in FIG. 5, and outputs "1" when one or more pulses exist in the window, and "0" when no pulse exists. Output. The selector circuit 14 outputs a RESYNC detection pulse when the determination signal is “1”, and a normal pulse when the determination signal is “0”.
The RESYNC estimation pulse is selected and output.
但し、パルス有無の判定が完了するのは、ウインドウ
よりも後ろでなければならないので、その前にセレクタ
14に正規RESYNC推定パルスが入力しないように、セレク
タ14の入り口にウインドウ後半の長さ以上の長さを持つ
デイレイ1bを設けなくてはならない。また、RESYNCパル
スもそれに合わせて、デイレイ1bと同じ長さのデイレイ
1cを設ける。これによつて最終的なRESYNC信号は常時一
定時間遅れて出力されるわけであるが、これは復号器の
出力を、同じ長さだけ遅延させることによつて解決す
る。第15図でいえば、復号器156の前または後ろにデイ
レイ1bと等しい長さのデイレイを設ければよい。なお、
デイレイ1cをデイレイ1bと等しくするといつても、本実
施例でウインドウ回路12として第4図の回路を用いる場
合は、ウインドウ回路の出力は入力に対して1クロツク
のデイレイがすでにあるので、デイレイ1cの長さは、デ
イレイ1bよりも1クロツク短くするのが正しい。同様に
SYNC検出回路15からのSYNC検出信号もデイレイ1cと同じ
ようにデイレイ1aで遅延される。このようにデイレイの
長さは、実施回路によつて少しづつ異なるわけである
が、本発明の本質にはかかわりない。However, the completion of the pulse presence / absence determination must be after the window, so the selector
A delay 1b having a length equal to or longer than the latter half of the window must be provided at the entrance of the selector 14 so that the normal RESYNC estimation pulse is not input to the selector 14. In addition, the RESYNC pulse is also adjusted to the same length as day 1b.
1c is provided. As a result, the final RESYNC signal is always output with a certain delay, but this can be solved by delaying the output of the decoder by the same length. Referring to FIG. 15, a delay having the same length as the delay 1b may be provided before or after the decoder 156. In addition,
Whenever the circuit shown in FIG. 4 is used as the window circuit 12 in this embodiment when the delay 1c is equal to the delay 1b, since the output of the window circuit already has one clock delay for the input, the delay 1c It is correct to make the length of 1 clock shorter than day 1b. Likewise
The SYNC detection signal from the SYNC detection circuit 15 is also delayed by the delay 1a similarly to the delay 1c. As described above, the length of the delay is slightly different depending on the implementation circuit, but is not related to the essence of the present invention.
さて、第1図におけるセレクタ14は、以上の回路の働
きにより再生信号中にRESYNCが検出された時はそのRESY
NC検出信号を、再生信号品質劣化によりRESYNCが検出で
きなかつた時にはそのかわりに正規RESYNC推定パルスを
出力する。このセレクタ出力14aは、OR回路16によつてS
YNC信号と合わせて1つの信号となつて出力される。ま
た、そのRESYNCのパルスによつてデイレイ2に再入力さ
れ、そのRESYNCのパルスが次回のRESYNCパルスの基準時
点となり、次回のRESYNC位置を推定する。When the RESYNC is detected in the reproduced signal by the operation of the above circuit, the selector 14 in FIG.
When RESYNC cannot be detected from the NC detection signal due to deterioration of the reproduction signal quality, a normal RESYNC estimation pulse is output instead. The selector output 14a is supplied to the S circuit by the OR circuit 16.
It is output as one signal together with the YNC signal. Further, the RESYNC pulse is input to the delay 2 again, and the RESYNC pulse becomes a reference point of the next RESYNC pulse, and the next RESYNC position is estimated.
以上の動作は、第15図のリードゲート信号154aが、ノ
ンアクテイブになるまで連続する。The above operation is continued until the read gate signal 154a in FIG. 15 becomes inactive.
これらの動作によつて、前回のSYNCまたはRESYNC検出
パルスから推定される正規RESYNC推定パルスを設定し、
またその推定パルスの前後に等しい長さにウインドウを
設け、そのウインドウ内でRESYNCが1個出力されるよう
にし、RESYNCが検出されなかつた時には、正規RESYNC推
定パルスがRESYNC検出パルスのかわりに出力されるよう
になる。By these operations, the normal RESYNC estimation pulse estimated from the previous SYNC or RESYNC detection pulse is set,
In addition, a window is provided at the same length before and after the estimated pulse, so that one RESYNC is output within the window. When RESYNC is not detected, the normal RESYNC estimated pulse is output instead of the RESYNC detection pulse. Become so.
第6図にSYNC及びRESYNC共に正常な場合の動作を説明
するタイムチヤートを示す。このように、ウインドウの
クローズ後に検出されたRESYNCが出力信号として出力さ
れる。FIG. 6 is a time chart for explaining the operation when both SYNC and RESYNC are normal. Thus, RESYNC detected after the window is closed is output as an output signal.
第7図にRESYNC消失時の動作を説明するタイムチヤー
トを示す。再生信号品質劣化によりRESYNCパターンが消
失すると、第6図のようにマツチング信号のパルスが消
えてしまう。この図では、SYNCは正しく検出され最初の
RESYNCも正しく検出されたが、2回目のRESYNCが消失し
たことを示す。この場合でも、セレクト回路14が正規RE
SYNC推定パルスを選択することによりRESYNC信号が出力
され、データは正しく再生することができる。また、次
回のRESYNC検出ウインドウも正しい位置に設置される。FIG. 7 shows a time chart for explaining the operation when the RESYNC disappears. When the RESYNC pattern disappears due to the deterioration of the reproduction signal quality, the pulses of the matching signal disappear as shown in FIG. In this figure, SYNC is detected correctly and the first
RESYNC was also correctly detected, indicating that the second RESYNC has disappeared. Even in this case, the select circuit 14
By selecting the SYNC estimation pulse, the RESYNC signal is output, and the data can be correctly reproduced. Also, the next RESYNC detection window is set at the correct position.
第8図はにせRESYNCパターンが発生した時の動作を示
すタイムチヤートである。この図は、SYNCは正しく検出
され、第1のRESYNCも正しく検出されたが、再生信号に
異常が生じて第2のRESYNC検出ウインドウ内ににせのRE
SYNCパターンが出現してしまつたが、第3のRESYNCには
異常が無かつた場合を示す。FIG. 8 is a time chart showing the operation when the fake RESYNC pattern occurs. This figure shows that although SYNC was correctly detected and the first RESYNC was also correctly detected, an error occurred in the reproduced signal and the spurious RE was detected in the second RESYNC detection window.
This shows a case where a SYNC pattern has appeared but no abnormality has occurred in the third RESYNC.
この場合には、第2のRESYNC部分ににせRESYNCパター
ンが出現したことによつて、出力のSYNC・RESYNC信号
は、正しい位置よりも手前で誤りのパルスを出力して、
さらに第3RESYNC検出のウインド位置は誤つて前にずれ
てしまつているが、第3RESYNCが正しく検出されること
によつて、第3のRESYNC信号は出力され、さらに第4の
RESYNC検出のウインドウも正しく設定される。本実施例
の情報再生装置においては、本図のような事態が発生し
ても、第2RESYNCの部分、つまり第3のデータブロツク
の20バイトないしは15バイトは再生不能となるが、次の
ブロツク以降は正しく再生ができるので、エラー訂正コ
ードの働きにより、再生不能となつたセクタを正しく再
生することができる。In this case, the appearance of the RESYNC pattern in the second RESYNC portion causes the output SYNC / RESYNC signal to output an erroneous pulse before the correct position,
Further, although the window position of the third RESYNC detection is erroneously shifted forward, the third RESYNC signal is output due to the correct detection of the third RESYNC, and the fourth RESYNC signal is output.
The RESYNC detection window is also set correctly. In the information reproducing apparatus of this embodiment, even if a situation as shown in this figure occurs, the second RESYNC portion, that is, 20 bytes or 15 bytes of the third data block cannot be reproduced, but after the next block. Can be correctly reproduced, and the error-reproduced code can correctly reproduce the unreproducible sector.
第9図に、にせSYNCパターンが発生した時の動作を示
すタイムチヤートを示す。この図は、SYNCパターン部分
に大きな異常信号が発生して、SYNCパターンを正しくな
い位置で誤検出したが、RESYNCは正しく検出された場合
を示す。図のように、にせSYNCを正しい位置より手前で
誤検出したとしても、そのずれ量がRESYNCのウインドウ
の広さ以内であれば、第1のRESYNC検出ウインドウはず
れるものの、RESYNCは正しく検出される。また、第2の
RESYNC以降のRESYNC検出ウインドウは正しく設定され
る。本図のような事態が発生すると、本実施例の情報再
生装置においては、第1のデータブロツクの20バイトな
いしは15バイトは再生できなくなるが、第2のブロツク
以降は正しく再生できるので、エラー訂正コードの働き
により第1のデータブロツクのセクタは正しく再生する
ことができる。FIG. 9 is a time chart showing the operation when the false SYNC pattern occurs. This figure shows a case where a large abnormal signal is generated in the SYNC pattern portion and the SYNC pattern is erroneously detected at an incorrect position, but RESYNC is correctly detected. As shown in the figure, even if the false SYNC is erroneously detected just before the correct position, if the amount of deviation is within the width of the RESYNC window, the first RESYNC detection window deviates, but the RESYNC is correctly detected. Also, the second
The RESYNC detection window after RESYNC is set correctly. When the situation as shown in this figure occurs, the information reproducing apparatus of the present embodiment cannot reproduce 20 bytes or 15 bytes of the first data block, but can reproduce correctly after the second block. The sector of the first data block can be correctly reproduced by the function of the code.
さらに、RESYNC検出ウインドウの長さをSYNC検出ウイ
ンドウの長さと等しくしておけば、SYNCパターンが再生
信号品質劣化により消失してしまつたとしても、RESYNC
が正しく検出できれば、それ以降のデータは再生できる
ので、第1のデータブロツクのセクタを正しく再生する
ことができる。Furthermore, if the length of the RESYNC detection window is made equal to the length of the SYNC detection window, even if the SYNC pattern is lost due to the deterioration of the reproduction signal quality, the RESYNC
If data is correctly detected, the subsequent data can be reproduced, so that the sector of the first data block can be reproduced correctly.
尚、デイレイ1aからデイレイ5までは、発明の本質を
変えないままで、その構成をいくらでも変えることが可
能である。例えば、第9図のような変更は容易にでき
る。この図の中でデイレイ6は第1図のデイレイ4とデ
イレイ5とを加えた長さのデイレイ、デイレイ7はデイ
レイ4とデイレイ1bとを加えた長さである。この回路に
なると、正規RESYNC推定パルスは実際には存在しない
が、第1図と全く同じ動作をする。It should be noted that, from Daylay 1a to Daylay 5, any configuration can be changed without changing the essence of the invention. For example, a change as shown in FIG. 9 can be easily made. In this figure, the day 6 is the length obtained by adding the day 4 and the day 5 shown in FIG. 1, and the day 7 is the length obtained by adding the day 4 and the day 1b. In this circuit, the normal RESYNC estimation pulse does not actually exist, but operates exactly the same as in FIG.
本明細書中に述べた正規RESYNCパルス及びウインドウ
は、説明を容易にするために目で見えるように設定した
もので、たとえ第10図のように正規RESYNC推定パルス及
びウインドウが実信号として回路上に存在しなくても、
本発明と同じ機能を持つ回路は本発明に含まれる。ま
た、第10図の他にもデイレイの組み合わせ方の変更や信
号の形の変更により同じ主旨で、同じ機能を持つ回路も
いくらでも考えられるが、それらは全て本発明に含まれ
る。例えば、本発明のウインドウオープン,ウインドウ
クローズのパルス信号のかわりに、実際のウインドウ信
号を生成して、処理する方法も考えられる。The normal RESYNC pulse and window described in this specification are set to be visible for ease of explanation. Even if the normal RESYNC estimated pulse and window are real signals as shown in FIG. Even if it does n’t exist in
Circuits having the same functions as the present invention are included in the present invention. Further, in addition to FIG. 10, any number of circuits having the same purpose and the same function can be considered by changing the combination of the delays and changing the shape of the signal, all of which are included in the present invention. For example, a method of generating and processing an actual window signal instead of the window open and window close pulse signals of the present invention is also conceivable.
本発明によれば、前回のSYNCまたはRESYNC検出パルス
位置から推定される正規RESYNC推定パルスを生成し、ま
たその推定パルス位置の前後にウインドウを設け、その
ウインドウ内でRESYNCを検出し、RESYNCが2個以上検出
された時は、1個のみを出力し、またRESYNCが1個のみ
検出された時は、それをそのまま出力し、またRESYNCが
1個も検出されなかつた時には、前述の正規RESYNC推定
パルスをRESYNC検出パルスとして出力させるようにし
て、必ずウインドウ内で1個の最適なRESYNC検出パルス
が出力されるような回路を設けることにより、もし再生
信号品質劣化によりSYNCパターンが消滅してしまつたと
しても次回のRESYNCを正しく再生することにより、再生
可能となり、またRESYNCパターンが消滅してしまつたと
しても、そのRESYNCが消滅したブロツクさえも正しく再
生することができる。According to the present invention, a normal RESYNC estimation pulse estimated from the previous SYNC or RESYNC detection pulse position is generated, a window is provided before and after the estimated pulse position, and RESYNC is detected in the window. If more than one RESYNC is detected, only one is output. If only one RESYNC is detected, it is output as it is. If no RESYNC is detected, the normal RESYNC estimation is performed. By providing a circuit that outputs a pulse as a RESYNC detection pulse and always outputs one optimal RESYNC detection pulse within a window, if the reproduction signal quality deteriorates, the SYNC pattern disappears. Even if the next RESYNC is played correctly, it can be played back, and even if the RESYNC pattern disappears, even the block where the RESYNC disappears will be correct. It can be reproduced.
また本発明によれば、前述RESYNCウインドウが前述RE
SYNCパルスに対して、前後対称かつ一定の長さを有する
ことにより、もし再生信号品質劣化によりRESYNCウイン
ドウ内に、にせRESYNCパターンが発生して、それを誤検
出してしまつた場合でも、その誤検出RESYNの1ブロツ
クは再生できなくとも、次回のRESYNCが正しく再生でき
れば、その時点から正しく再生することができるように
なる。Further, according to the present invention, the RESYNC window is
By having a symmetrical length and a constant length with respect to the SYNC pulse, even if a false RESYNC pattern is generated in the RESYNC window due to deterioration of the reproduction signal quality and is erroneously detected, the error is detected. Even if one block of the detected RESYN cannot be reproduced, if the next RESYNC can be reproduced correctly, it can be reproduced correctly from that point.
また本発明によれば、前述RESYNCウインドウがSYNC検
出ウインドウと等しい長さを有することにより、もし再
生信号品質劣化により、SYNCウインドウ内に、にせSYNC
パターンが発生して、それを誤検出してしまつたとして
も、次回のRESYNCを正しく再生できれば、その時点から
正しく再生できるようになる。According to the present invention, the RESYNC window has the same length as the SYNC detection window.
Even if a pattern occurs and it is erroneously detected, if the next RESYNC can be reproduced correctly, it can be reproduced correctly from that point.
本発明によれば、前述のRESYNC検出パルス及び正規RE
SYNC推定パルスを等しい長さだけデイレイさせ、RESYNC
検出パルスがRESYNCウインドウよりも後ろの時点で出力
させることにより、を可能なものとしている。According to the present invention, the above-described RESYNC detection pulse and the normal RE
Delay the SYNC estimation pulse by the same length and RESYNC
By outputting the detection pulse at a time after the RESYNC window, the following is possible.
また本発明によれば、前述RESYNCウインドウ内で1個
以上のRESYNC検出パルスが発生したかどうかを判定する
ためのRESYNCパルス有無判定回路を備え、その判定結果
によつて、前述RESYNC検出パルスをデイレイさせた信号
と、前述正規RESYNC位置推定パルスをデイレイさせた信
号との、どちらか一方をセレクトしてそれをRESYNC信号
として出力する回路を設けることにより、を実現可能
なものとしている。Further, according to the present invention, there is provided a RESYNC pulse presence / absence determination circuit for determining whether or not one or more RESYNC detection pulses have occurred in the RESYNC window, and the RESYNC detection pulse is delayed according to the determination result. By providing a circuit that selects one of the signal that has been subjected to the normal RESYNC position estimation pulse and the signal that has been delayed, and outputs the selected signal as the RESYNC signal, this can be realized.
本発明によれば、SYNC検出信号をRESYNC検出パルス及
び正規RESYNC推定パルスをデイレイさせた長さと等しい
長さだけデイレイさせ、前述RESYNC信号とSYNC信号との
論理和をとつてそれをSYNC、RESYNC信号として、SYNCウ
インドウあるいはRESYNCウインドウよりも後ろの時点で
出力する回路を設けることにより、を可能なものにし
ている。According to the present invention, the SYNC detection signal is delayed by a length equal to the length obtained by delaying the RESYNC detection pulse and the normal RESYNC estimation pulse, and the logical sum of the RESYNC signal and the SYNC signal is calculated to obtain the SYNC and RESYNC signals. By providing a circuit that outputs at a time later than the SYNC window or the RESYNC window, it is possible to achieve the following.
[発明の効果] 本発明により、情報再生高品質を維持するRESYNC検出
回路を提供できる。すなわち、RESYNCパターンを検出で
きず、擬似的にRESYNC検出パルスを生成する場合(この
場合に、RESYNC検出パルスの有無の判定が完了するのは
ウインドウより後ろでなければならないので、擬似RESY
NC検出パルスの発生もウインドウより後になる)におい
ても、SYNC検出パルスの出力タイミングとRESYNC検出パ
ルスの出力タイミングをあわせることにより、クロック
の位相ずれ、周波数ずれを防ぐことができる。[Effects of the Invention] According to the present invention, it is possible to provide a RESYNC detection circuit that maintains high quality of information reproduction. That is, when a RESYNC pattern cannot be detected and a RESYNC detection pulse is generated in a pseudo manner (in this case, since the determination of the presence or absence of the RESYNC detection pulse must be completed after the window, the pseudo RESY
Even when the NC detection pulse is generated after the window, the output timing of the SYNC detection pulse and the output timing of the RESYNC detection pulse can be matched to prevent a clock phase shift and a frequency shift.
更に詳細に示すと、 再生信号品質劣化により、SYNCが正しく検出できなか
つた時でも、RESYNCを検出することによつて正しく読め
るようになる。More specifically, even when SYNC cannot be detected correctly due to the deterioration of the reproduction signal quality, it becomes possible to read correctly by detecting RESYNC.
再生信号品質劣化により、RESYNCパターンが消失して
しまつても、全データ正しく再生することができるよう
になる。Even if the RESYNC pattern is lost due to the deterioration of the reproduction signal quality, all data can be correctly reproduced.
再生信号品質の著しい劣化により、にせのRESYNCパタ
ーンが出現しても、その1ブロツクは再生できないが、
それ以後のブロツクは正しく再生することができる。エ
ラー訂正コードの機能を併用すれば、そのセクタは問題
なく読めることになる。Even if a fake RESYNC pattern appears due to remarkable deterioration of the reproduction signal quality, one block cannot be reproduced,
Subsequent blocks can be correctly reproduced. If the error correction code function is used together, the sector can be read without any problem.
RESYNC検出ウインドウをより広く設定することがで
き、RESYNCパターンの修正能力を十分に発揮することが
できるので、装置全体のエラー発生率を低下させること
になる。Since the RESYNC detection window can be set wider and the ability to correct the RESYNC pattern can be sufficiently exhibited, the error occurrence rate of the entire apparatus is reduced.
〜の理由により、信号品質劣化に対して強くなる
ので、更に次の効果が生じる。For the reasons described above, the signal quality becomes stronger against deterioration, and the following effects are further obtained.
-1記録生成装置においては、媒体の経年変化,環境
変化,汚れ,キズ等の原因によつて再生不能となる危険
性を小さくすることができる。 In the -1 recording generation device, the risk of being unable to be reproduced due to aging, environmental change, dirt, scratches, and the like of the medium can be reduced.
-2記録再生装置においては、別のドライブ装置の相
性の問題によつて、別のドライブ装置に媒体を移動する
と、再生できなくなるという危険性を小さくすることが
できる。 -2 In a recording / reproducing apparatus, the risk that reproduction cannot be performed when a medium is moved to another drive apparatus due to a problem of compatibility of another drive apparatus can be reduced.
-3記録再生装置においては、ドライブ装置を信号品
質劣化に対して強くできるので、媒体の品質使用を、そ
のぶんだけ下げることができるので、媒体生産上の歩留
まりを向上させることができ、媒体の製造コストを下げ
ることができる。 -3 In the recording / reproducing device, the drive device can withstand signal quality deterioration, so that the quality use of the medium can be reduced by that much, so that the yield in media production can be improved, Manufacturing costs can be reduced.
-4記録再生装置においては、本発明により、RESYNC
のエラー修正能力を高めることができるので、RESYNCパ
ターンの間隔の長いフオーマツトを採用することがで
き、その分だけ実質記録密度が向上する。 -4 recording and reproducing apparatus, according to the present invention, RESYNC
Since the error correction capability can be increased, a format having a long interval of the RESYNC pattern can be adopted, and the substantial recording density is improved by that amount.
第1図は本実施例のSYNC/RESYNC検出器の第1の構成例
を示す回路ブロツク図、 第2図は第1図中のデイレイ回路の第1の実施例を示す
回路図、 第3図は第1図中のデイレイ回路の第2の実施例を示す
回路図、 第4A図は第1図中のウインドウ回路の実施例を示す回路
図、 第4B図は第4A図のウインドウ回路の動作を説明するため
のタイムチヤート、 第5図は第1図中のパルス有無判定回路の実施例を示す
回路図、 第6図は正常信号入力時の動作を説明するためのタイム
チヤート、 第7図はRESYNC消滅信号入力時の動作を説明するための
タイムチヤート、 第8図はにせRESYNCパターン入力時の動作を説明するた
めのタイムチヤート、 第9図はにせSYNCパターン入力時の動作を説明するため
のタイムチヤート、 第10図は本実施例のSYNC/RESYNC検出器の他の構成例を
示すブロツク図、 第11A図は光デイスクのセクターフオーマツトの一例を
示す図、 第11B図は第11図中のデータ部のフオーマツトの一例を
示す図、 第12図は一般的なRESYNCパターンを検出するためのパタ
ーンマツチング回路の一例を示す回路図、 第13図は従来のRESYNC回路の一例を示すための回路ブロ
ツク図、 第14図は第13図の回路の働きを示すタイムチヤート、 第15図は一般的な情報再生装置の中の再生信号処理回路
の構成を示すブロツク図、 第16図は第11図回路の出力信号のタイミングを説明する
ためのタイムチヤートである。 図中、1a〜1c,2〜7……デイレイ回路、11……RESYNCパ
ターンマツチング回路、12……ウインドウ回路、13……
パルス有無判定回路、14……セレクタ回路、15……SYNC
検出回路、16……OR回路、17……Dフリツプフロツプ、
151……検出器、152……2値化回路、153……セクタマ
ーク検出器、154……リードゲート生成器、155……デー
タシンクロナイザ、156……複号器、157……アドレスマ
ーク検出器、158……SYNC/RESYNC検出器、158……プリ
フオーマツト部リードクロツク生成器、160……データ
部リードクロツク生成器である。FIG. 1 is a circuit block diagram showing a first configuration example of the SYNC / RESYNC detector of the present embodiment, FIG. 2 is a circuit diagram showing a first embodiment of the delay circuit in FIG. 1, and FIG. 4A is a circuit diagram showing a second embodiment of the delay circuit in FIG. 1, FIG. 4A is a circuit diagram showing an embodiment of the window circuit in FIG. 1, and FIG. 4B is an operation of the window circuit in FIG. 4A. FIG. 5 is a circuit diagram showing an embodiment of the pulse presence / absence determination circuit in FIG. 1, FIG. 6 is a time chart for explaining an operation when a normal signal is input, and FIG. Is a time chart for explaining the operation when the RESYNC disappearance signal is input, FIG. 8 is a time chart for explaining the operation when the fake RESYNC pattern is input, and FIG. 9 is for explaining the operation when the fake SYNC pattern is input. FIG. 10 shows another configuration of the SYNC / RESYNC detector of this embodiment. FIG. 11A is a diagram showing an example of a sector format of an optical disk, FIG. 11B is a diagram showing an example of a format of a data section in FIG. 11, and FIG. 12 is a general RESYNC pattern. FIG. 13 is a circuit block diagram showing an example of a conventional RESYNC circuit, and FIG. 14 is a time chart showing the operation of the circuit of FIG. 13. FIG. 15 is a block diagram showing the configuration of a reproduced signal processing circuit in a general information reproducing apparatus, and FIG. 16 is a time chart for explaining the timing of the output signal of the circuit shown in FIG. In the figure, 1a to 1c, 2 to 7 ... delay circuit, 11 ... RESYNC pattern matching circuit, 12 ... window circuit, 13 ...
Pulse presence / absence determination circuit, 14 ... selector circuit, 15 ... SYNC
Detection circuit, 16: OR circuit, 17: D flip-flop,
151 Detector, 152 Binarization circuit, 153 Sector mark detector, 154 Read gate generator, 155 Data synchronizer, 156 Duplexer, 157 Address mark detector 158, a SYNC / RESYNC detector; 158, a preformat lead clock generator; 160, a data lead clock generator.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11B 20/10 - 20/14 H04L 7/00 - 7/10 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G11B 20/10-20/14 H04L 7/ 00-7/10
Claims (4)
定後に正規RESYNC推定パルスを設定する推定パルス設定
手段と、 該推定パルスの前後に所定幅のウインドウを設けるウイ
ンドウ設定手段と、 前記ウインドウ内のRESYNCを検出するRESYNC検出手段
と、 前記ウインドウ内にRESYNC検出パルスが2個以上検出さ
れた時には1個のみをRESYNC検出パルスとして出力し、
RESYNC検出パルスが1個のみ検出された時にはそのまま
RESYNC検出パルスとして出力し、RESYNC検出パルスが検
出されなかったときには前記正規RESYNC推定パルスをRE
SYNC検出パルスとして出力するパルス出力手段と、 前記SYNC検出パルス、RESYNC検出パルス及び正規RESYNC
推定パルスを等しい時間だけディレイさせるディレイ手
段とを備え、 前記RESYNC検出パルスあるいは正規RESYNC推定パルスが
前記ウインドウよりも後ろの時点で出力されることを特
徴とするRESYNC検出回路。1. An estimation pulse setting means for setting a normal RESYNC estimation pulse after a predetermined time from a previous SYNC or RESYNC detection pulse; a window setting means for providing a window of a predetermined width before and after the estimation pulse; A RESYNC detection means for detecting the following: when two or more RESYNC detection pulses are detected in the window, only one is output as a RESYNC detection pulse;
When only one RESYNC detection pulse is detected,
Output as a RESYNC detection pulse, and when no RESYNC detection pulse is detected, the normal RESYNC estimation pulse
Pulse output means for outputting as a SYNC detection pulse, the SYNC detection pulse, the RESYNC detection pulse, and the normal RESYNC
A RESYNC detection circuit comprising: delay means for delaying an estimation pulse by an equal time, wherein the RESYNC detection pulse or the normal RESYNC estimation pulse is output at a time later than the window.
ルスに対して前後対称であることを特徴とする請求項1
に記載のRESYNC検出回路。2. The method according to claim 1, wherein the window is symmetrical about the normal RESYNC estimation pulse.
RESYNC detection circuit according to 1.
と等しい長さであることを特徴とする請求項1に記載の
RESYNC検出回路。3. The apparatus according to claim 1, wherein said window has a length equal to a window for detecting SYNC.
RESYNC detection circuit.
パルスとSYNC検出パルスとの論理和をとって、それをSY
NC又はRESYNCパルスとして出力することを特徴とする請
求項1に記載のRESYNC検出回路。4. The logical sum of the RESYNC detection pulse or the normal RESYNC estimation pulse and the SYNC detection pulse is calculated, and the logical sum is calculated as SY
The RESYNC detection circuit according to claim 1, wherein the circuit outputs the signal as an NC or RESYNC pulse.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP20522790A JP3210323B2 (en) | 1990-08-03 | 1990-08-03 | RESYNC detection circuit |
DE69122338T DE69122338T2 (en) | 1990-08-03 | 1991-07-31 | Synchronous signal detector circuit and synchronous signal detector apparatus containing the same |
EP91307036A EP0473293B1 (en) | 1990-08-03 | 1991-07-31 | Synchronous signal detection circuit and synchronous signal detection apparatus having the same |
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Publications (2)
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Country Status (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4206266A1 (en) | 2021-12-29 | 2023-07-05 | Arkema France | Depolymerization method and system |
WO2023247638A1 (en) | 2022-06-24 | 2023-12-28 | Arkema France | Depolymerization method and system |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10144009A (en) | 1996-11-11 | 1998-05-29 | Nippon Conlux Co Ltd | Method and device for recording data for optical card memory |
-
1990
- 1990-08-03 JP JP20522790A patent/JP3210323B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4206266A1 (en) | 2021-12-29 | 2023-07-05 | Arkema France | Depolymerization method and system |
WO2023126422A1 (en) | 2021-12-29 | 2023-07-06 | Arkema France | Depolymerization method and system |
WO2023247638A1 (en) | 2022-06-24 | 2023-12-28 | Arkema France | Depolymerization method and system |
Also Published As
Publication number | Publication date |
---|---|
JPH0490170A (en) | 1992-03-24 |
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