KR0144998B1 - Power consumption reduction circuit of voltage controlling oscillator - Google Patents
Power consumption reduction circuit of voltage controlling oscillatorInfo
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Abstract
본 발명은 PLL을 사용하고 있는 시스템의 전력 소모를 줄이기 위한 전원-다운 모드시 VCO의 발진 동작을 멈추게 함으로써 시스템의 전류를 최소화하면서 전원-업시에 전원-다운시의 출력 주파수를 그대로 과도기없이 정산 주파수로 복귀할 수 있도록 한 전압제어발진기의 소비전력 감축회로에 관한 것인 바, 그 특징은 입력전압을 전류로 변환하는 전압/전류 변환수단과, 상기 전압/전류 변환수단의 출력 전류와 주파수 출력단의 피드백신호에 의해 캐패시터 충/방전을 실시하여 그 입력전류에 따른 임의 주파수의 구형파신호를 발생시키는 구형파 발생수단과, 상기 구형파 발생수단의 출력을 래치하여 상기 구형파 발생수단으로의 피드백 신호를 얻어내고 임의 주파수신호를 출력시키는 래치수단과, 상기 전압/전류 변환수단으로부터 구형파 발생수단으로 이어지는 전류 출력라인을 전원-다운모드 구동신호에 의해 스위칭하여 VCO의 구형파 발진동작을 전원 모드에 따라 제어하는 전원-다운수단과 상기 전원-다운수단을 전원-다운모드 구동신호에 의해 제어하기 위해 임의 지연된 각각 다른 논리의 비중첩 제어신호를 만들고 VCO 발진시 상기 전원-다운수단에서의 리플을 제거하기 위해 전원-업 초기 일정한 시간동안 동일 논리의 비중첩 제어신호를 발생시키는 비중첩 제어신호 발생수단으로 구성함에 있다.The present invention minimizes the current of the system by stopping the oscillating operation of the VCO in the power-down mode to reduce power consumption of the system using the PLL, while calculating the output frequency at power-up during power-up without transient transition. The present invention relates to a power consumption reduction circuit of a voltage controlled oscillator capable of returning to a voltage controlled oscillator, characterized by voltage / current converting means for converting an input voltage into a current, output current and frequency output stage of the voltage / current converting means. Square wave generating means for performing capacitor charge / discharge based on a feedback signal to generate a square wave signal of an arbitrary frequency according to the input current, and latching the output of the square wave generating means to obtain a feedback signal to the square wave generating means. Latch means for outputting a frequency signal, and a square wave generating means from said voltage / current converting means; Power-down means for controlling the square wave oscillation operation of the VCO by power-down mode drive signal by switching the subsequent current output line by power-down mode drive signal, and for controlling the power-down means by power-down mode drive signal. Non-overlapping control signal generating means for generating non-overlapping control signals of different logic delayed and generating non-overlapping control signals of the same logic for a certain period of time during the initial power-up to eliminate ripple in the power-down means when VCO oscillation. It is in composition.
Description
제 1도는 종래의 전압제어발진기 구성회로도1 is a circuit diagram of a conventional voltage controlled oscillator
제 2도는 본 발명에 의한 전압제어발진기의 일 실시예를 보인 회로도2 is a circuit diagram showing an embodiment of a voltage controlled oscillator according to the present invention.
제 3도는 제 2도의 비중첩 제어신호 발생회로부의 일 실시예를 보인 회로도FIG. 3 is a circuit diagram showing an embodiment of the non-overlapping control signal generation circuit portion of FIG.
제 4도는 제 2도와 제 3도의 각 부분 동작 파형도로서,4 is a waveform diagram showing the partial operation of FIG. 2 and FIG.
(a)는 VCO의 출력 파형도(a) is the output waveform diagram of the VCO
(b)는 비중첩 제어신호 발생회로부의 한 제어신호(a) 출력파형도(b) Output signal of one control signal (a) of non-overlapping control signal generator
(c)는 비중첩 제어신호 발생회로부의 다른 제어신호(b) 출력파형도(c) is another control signal (b) output waveform diagram of the non-overlapping control signal generation circuit portion
(d)는 리플 제어부의 낸드 게이트 출력파형도(d) NAND gate output waveform diagram of the ripple control unit
(e)는 전압/전류 변환수단으로부터 구형파 발생수단으로 이어지는 전류 출력라인의 출력 파형도(e) is an output waveform diagram of a current output line from a voltage / current converting means to a square wave generating means;
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 전류/전압 변환부 20 : 구형파 발생부10: current / voltage converter 20: square wave generator
30 : 래치 회로부 41 : 전류출력 스위칭부30: latch circuit portion 41: current output switching unit
42 : 리플 제어부 50 : 비중첩 제어신호 발생회로부42: ripple control unit 50: non-overlapping control signal generation circuit unit
본 발명은 아날로그 위상고정루프(이하는 PLL이라 칭함) 사용되는 전압제어발진기(이하는 VCO라 칭함)에 관한 것으로서, 보다 상세하게는 PLL을 사용하고 있는 시스템의 전력 소모를 줄이기 위한 전원-다운 모드시 VCO의 발진 동작을 멈추게 함으로써 시스템의 전류를 최소화하면서 전원-업시에 전원-다운시의 출력 주파수를 그대로 과도기없이 정산 주파수로 복귀할 수 있도록 한 전압제어발진기의 소비전력 감축회로에 관한 것이다.The present invention relates to a voltage controlled oscillator (hereinafter referred to as VCO) used in an analog phase locked loop (hereinafter referred to as a PLL), and more particularly to a power-down mode for reducing power consumption of a system using a PLL. The present invention relates to a power consumption reduction circuit of a voltage controlled oscillator that stops the oscillating operation of the VCO at the same time, thereby minimizing the current of the system and allowing the output frequency at the time of power-up to return to the settling frequency without a transient.
일반적으로 아날로그 신호를 처리하는 IC들이 휴대용 기기에 적용되면서 저전력 소모를 요구하고 있는데, 아날로그 회로에서는 디지털 회로와는 달리 회로의 구조상 시스템 전원-다운 모드에서 소비 전류를 크게 줄이기가 힘들다는 단점이 있으며, 특히 아날로그 회로중에서도 시스템의 클럭 발생기에 주로 이용되는 PLL의 전원-다운은 전체 시스템 측면에서 매우 중요하다.In general, ICs that process analog signals require low power consumption in portable devices. Unlike digital circuits, analog circuits have a disadvantage in that power consumption in the system power-down mode is not significantly reduced. Especially in the analog circuit, the power-down of the PLL, which is mainly used for the clock generator of the system, is very important in terms of the whole system.
상기의 종래 PLL에 있어서, 그 VCO 회로는 제 1도와 같이 입력전압(VIN)을 전류로 변환하는 전압/전류 변환부(10)와, 상기 전압/전류 변환부의 전류 출력으로 구동되는 전류미러와 주파수 출력단의 피드백신호(TNQB)(NQ)에 의해 캐패시터 충/방전을 실시하여 구형파를 발생시키는 구형파 발생부(20)와, 상기 구형파 발생부의 출력을 래치하여 임의 주파수의 발진신호를 발생시키는 래치 회로부(30)로 구성되어 있으며, 이러한 종래 구성의 VCO 회소를 갖는 PLL 시스템에서는 전체 시스템에서 대부분의 전류를 소모하는 PLL단, 그 중에서도 특히 VCO단이 일반적으로 가장 많은 양의 전류를 소모하고 있으나 시스템 클럭을 공급하지 않게 하기 위하여 시스템 클럭을 발생시키는 PLL 출력만을 시스템에서 단락시켜 시스템으로 들어가는 클럭을 차단하여 전원-다운을 실시하였다.In the above conventional PLL, the VCO circuit includes a voltage / current converter 10 for converting an input voltage VIN into a current as shown in FIG. 1, and a current mirror and frequency driven by a current output of the voltage / current converter. A square wave generator 20 for generating a square wave by charging / discharging a capacitor by a feedback signal TNQB (NQ) at an output terminal, and a latch circuit part for latching an output of the square wave generator to generate an oscillation signal having an arbitrary frequency ( In the PLL system having the VCO recovery of the conventional configuration, the PLL stage that consumes most of the current in the whole system, especially the VCO stage, generally consumes the most amount of current, but the system clock In order to prevent supply, short the PLL output, which generates the system clock, from the system to cut off the clock to enter the system. The.
그러나 상기와 같은 전원-다운모드시에는 전체 시스템에서 대부분의 전류를 소모하는 PLL단, 구중에서도 특히 VCO단이 일반적으로 가장 많은 양의 전류를 소모하고 있으나 상대적으로 많은 양의 전류를 소비하고 있는 VCO 회로의 발진 자체를 차단시키지 않고 전원-온 상태로 둠으로써 진정한 시스템 전원-다운 동작을 실현시키지 못하는 문제점이 있었다.However, in the above power-down mode, the PLL stage, which consumes most of the current in the entire system, and especially the VCO stage, which consumes the most current, the VCO, which consumes a relatively large amount of current. There was a problem in that true system power-down operation could not be realized by leaving the circuit oscillation itself and leaving the power-on state.
본 발명의 상기와 같은 문제점을 해결하기 위해 안출한 것으로서 본 발명의 목적은 전원-다운시에 PLL의 VCO 회로를 차단시킴으로써, VCO부의 발진 자체를 실시하지 않게 하여 시스템 전원-다운을 수행하는 동시에 전류 소비를 최소화시키고 또한 전원-업시 초기 일정한 시간동안 전원-다운회로를 제어하여 전원-다운시에 VCO의 발진을 멈추게 함으로써 나타나는 전원-업시에 VCO 발진의 과도기적인 상태를 제거할 수 있는 전압제어발진기의 소비전력 감축회로를 제공함에 있다.In order to solve the above problems of the present invention, an object of the present invention is to cut off the VCO circuit of the PLL during power-down, so as not to perform the oscillation of the VCO part, the system power-down is performed at the same time. The voltage-controlled oscillator eliminates the transient state of VCO oscillation during power-up by minimizing consumption and controlling the power-down circuit for a certain period of time during power-up to stop the oscillation of the VCO during power-up. It is to provide a power consumption reduction circuit.
상기와 같은 목적을 달성하기 위한 본 발명에 따라 전압제어발진기의 소비전력 감축회로의 특징은 입력전압을 전류로 변환하는 전압/전류 변환수단과 상기 전압/전류 변환수단의 출격 전류와 주파수 출력단의 피드백신호에 의해 개패시터 충/방전을 실시하여 그 입력전류에 따른 임의 주파수의 구형파신호를 발생시키는 구형파 발생수단과, 상기 구형파 발생수단의 출력을 래치하여 상기 구형파 발생수단으로의 피드백 신호를 얻어내고 임의 주파수신호를 출력시키는 출력래치수단과, 상기 전압/전류 변환수단으로부터 구형파 발생수단으로 이어지는 전류 출력라인을 전원-다운모드 구동신호에 의해 스위칭하여 VCO의 구형파 발진동작을 전원 모드에 따라 제어하는 전원-다운수단과 상기 전원-다운수단을 전원-다운모드 구동신호에 의해 제어하기 위해 임의 지연된 각각 다른 논리의 비중첩 제어신호를 만들고 VCO 발진시 상기 전원-다운수단에서의 리플을 제거하기 위해 전원-업 초기 일정한 시간동안 동일 논리의 비중첩 제어신호를 발생키기는 비중첩 제어신호 발생수단으로 구성함에 있다.According to the present invention for achieving the above object, the characteristic of the power consumption reduction circuit of the voltage controlled oscillator is a voltage / current conversion means for converting an input voltage into a current and the feedback current and frequency output stage of the voltage / current conversion means. Square wave generating means for performing a capacitor charge / discharge according to a signal to generate a square wave signal having an arbitrary frequency according to the input current, and latching an output of the square wave generating means to obtain a feedback signal to the square wave generating means, and An output latch means for outputting a frequency signal and a power supply for controlling the square wave oscillation operation of the VCO according to the power supply mode by switching a current output line from the voltage / current conversion means to the square wave generation means by a power-down mode drive signal; To control the down means and the power-down means by a power-down mode drive signal; Non-overlapping control signal generation to generate non-overlapping control signal of different logic which is randomly delayed and generate non-overlapping control signal of the same logic for a certain period of initial time of power-up to remove ripple from the power-down means when VCO oscillates It is in composition by means.
이하, 본 발명에 따른 전압제어발진기의 소비전력 감축회로의 바람직한 하나의 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the power consumption reduction circuit of the voltage controlled oscillator according to the present invention will be described in detail with reference to the accompanying drawings.
제 2도는 본 발명에 의한 전압제어발진기의 일 실시예를 보인 회로도로서, 도면에 도시된 바와 같이 전압/전류 변환수단은 입력단자를 통해 들어오는 전압(VIN)을 오피-엠프(OPI)의 비반전 단자(+)로 받아들여 비교기의 출력에 따라 온/오프되는 트랜지스터(MP6)(MN2)와 저항(R1)에 의해 전류로 변환하는 전압/전류 변환부(10)로 구성하며, 상기 전압/전류 변환수단의 전류 출력으로 구동되는 전류미러와 주파수 출력단의 피드백신호에 의해 캐패시터 충/방전을 실시하여 그 입력 전류에 따른 구형파를 발생시키는 구형파 발생수단은 상기 전압/전류 변환부(10)의트랜지스터(MP6)와 함께 전류 미러를 구성하는 두 트랜지스터(MP7)(MP16)와 기준전압(VREF)에 의해 동작하는 두 트랜지스터(MP7)(MP16)와 기준전압(VREF)에 의해 동작하는 두 트랜지스터(MP8)(MP15)와 주파수 출력단으로부터 피드백되는 신호(TNQB)(NQ)에 의해 그 동작이 제어되는 트랜지스터(MP10)(MP17)들의 동작에 따라 각각의 캐패시터(C11)(C18)에 충/방전을 실시하고 그 캐패시터의 탑-플레이트 전압에 의해 두 비교기(OP2)(OP3)를 동작시켜 임의 주파수를 갖는 논리신호를 발생시키는 구형파 발생부(20)로 구성하며, 상기 구형파 발생수단의 출력을 래치하여 임의 주파수신호를 발생시키는 출력래치수단은 상기 구성파 발생부의 출력을 다수의 노어 게이트(NR1∼NR4)의 입력으로 하여 상기 구형파 발생수단으로의 피드백 신호(TNQB)(NQ)를 얻어내고 상기 피드백 신호의 일부의 인터버(IV1)을 통과시켜 임의 주파수신호를 출력시키는 래치 회로부(30)로 구성하며, 상기 전압/전류 변환수단으로부터 구형파 발생수단으로 이어지는 전류 출력라인을 전원-다운모드 구동신호에 의해 스위칭하여 구형파 발진동작을 전원 모드에 따라 제어하는 전원-다운수단은 각각의 비중첩 제어신호(A)(B)에 의해 전류 출력라인을 스위칭하는 전류 출력 스위칭부(41)와 전원-업시에 초기 일정한 시간동안 비중첩 제어신호에 의해 동작되어 전류 출력라인의 잔류 리플을 제거하기 위한 리플 제어부(42)로서, 상기 전류 출력 스위칭부(41)와 리플 제거부(42)는 각각의 비중첩 제어신호(A)(B)에 의해 교호로 스위칭된는 두 트랜지스터(MP81)(MP82)와, 전원-업시에 초기 일정한 시간동안 비중첩 제어신호(A)(B)에 의해 전류 출력라인에 잔류하는 전하를 방전시키는 낸드게이트(ND1) 및 트랜지스터(MN83)와 저항(R2)으로 구성하고, 비중첩 제어신호 발생수단은 전원-다운모드 구동신호에 의해 임의 지연된 각각 다른 논리의 비중첩 제어신호(A)(B)를 만들고 전원-업 초기 일정한 시간동안 상기 전원-다운수단에서의 리플을 제거하기 위해 동일한 논리의 비중첩 제어신호를 발생시켜 상기 전원-다운수단을 제어하는 비중첩 제어신호 발생회로부(50)로 구성함을 나타내고 있다.2 is a circuit diagram showing an embodiment of a voltage controlled oscillator according to the present invention. As shown in the drawing, the voltage / current converting means converts a voltage VIN input through an input terminal into a non-inverting op-amp (OPI). It consists of a transistor MP6 (MN2) which is taken in as a terminal (+) and turned on / off in accordance with the output of the comparator and a voltage / current conversion section 10 which is converted into current by a resistor R1. The square wave generating means for generating a square wave according to the input current by performing a capacitor charge / discharge by a current mirror driven by the current output of the converting means and a feedback signal of the frequency output stage is a transistor of the voltage / current converter 10. Two transistors MP7 (MP16) constituting a current mirror with MP6 and two transistors MP7 (MP16) operated by reference voltage VREF and two transistors MP8 operated by reference voltage VREF. (MP15) and frequency output stage The capacitors C11 and C18 are charged / discharged according to the operation of the transistors MP10 and MP17 whose operation is controlled by the signal TNQB NQ fed back from the capacitor and the top plate of the capacitor. Square wave generator 20 which operates two comparators OP2 and OP3 by a voltage to generate a logic signal having an arbitrary frequency. The output latch generates an arbitrary frequency signal by latching the output of the square wave generator. The means obtains the feedback signal TNQB (NQ) to the square wave generating means by using the outputs of the component wave generator as the inputs of the plurality of NOR gates NR1 to NR4, and obtains the interleaver IV1 of a part of the feedback signal. And a latch circuit section 30 passing through and outputting an arbitrary frequency signal, and switching a current output line from the voltage / current converting means to the square wave generating means by a power-down mode driving signal. The power-down means for controlling the square wave oscillation operation according to the power supply mode includes a current output switching part 41 for switching current output lines by respective non-overlapping control signals A and B and an initial constant at power-up. The ripple control unit 42 is operated by the non-overlapping control signal for a time to remove the residual ripple in the current output line, and the current output switching unit 41 and the ripple removing unit 42 are each non-overlapping control signal ( The two transistors MP81 (MP82) alternately switched by A) (B) and the electric charge remaining in the current output line by the non-overlapping control signal (A) (B) during the initial constant time at power-up are discharged. The non-overlapping control signal generating means comprises a non-overlapping control signal (A) (B) of different logic which is arbitrarily delayed by the power-down mode driving signal. Create a constant power-up at initial The non-overlapping control signal generation circuit unit 50 which controls the power-down means by generating a non-overlapping control signal of the same logic to remove the ripple in the power-down means for a while.
제 3도는 제 2도의 비중첩 제어신호 발생회로부(50)의 일 실시예을 보인 상세 회로도로서, 도면에 도시된 바와 같이 비중첩되는 두 제어신호(A)(B)를 발생시키기 위해 전원 다운모드 구동신호(PWR-DWN)을 위한 반전시키는 인버터(IV2)와, 상기 인버터를 거쳐 위상 반전된 신호와 인버터를 거치지 않은 원래의 신호를 전원-업 초기 일정한 시간동안 동일 논리의 비중첩 제어신호를 발생시키고, 소정 시간동안 지연시켜 각각 다른 논리의 두 비중첩 제어신호(A)(B)를 발생시키는 낸드 게이트(ND2)(ND3) 및 다수의 인버터(IV3∼IV14)로 구성함이 바람직하다.FIG. 3 is a detailed circuit diagram showing an embodiment of the non-overlapping control signal generating circuit unit 50 of FIG. 2, and driving a power down mode to generate two non-overlapping control signals A and B as shown in the drawing. An inverter IV2 for inverting the signal PWR-DWN and a signal inverted in phase through the inverter and an original signal without passing through the inverter generate a non-overlapping control signal of the same logic for a predetermined time during power-up. It is preferable that the NAND gates ND2 and ND3 and the plurality of inverters IV3 to IV14 each generate two non-overlapping control signals A and B of different logic by delaying for a predetermined time.
제 4도는 제 2도와 제 3도의 각 부분 동작 파형도로서, (a)는 VCO의 출력 파형도이고, (b)는 비중첩 제어신호 발생회로부의 한 제어신호(A) 출려파형도이며, (c)는 비중첩 제어신호 발생회로부의 다른 제어신호(B) 출력 파형도이고, (d)는 리플 제거부의 낸드 게이트 출력파형도이며, (e)는 전압/전류 변환수단으로부터 구형파 발생수단으로 이어지는 전류 출력라인의 출력 파형도를 나타내고 있다.4 is a waveform diagram of the partial operation of FIGS. 2 and 3, (a) is an output waveform diagram of the VCO, (b) is an output waveform diagram of one control signal (A) of the non-overlapping control signal generation circuit portion, ( c) is an output waveform diagram of another control signal (B) of the non-overlapping control signal generation circuit portion, (d) is a NAND gate output waveform diagram of the ripple cancellation portion, and (e) is a square wave generation means from a voltage / current conversion means. The output waveform diagram of the following current output line is shown.
이상에서와 같은 구성을 참고하여 본 발명에 따른 전압제어발진기의 소비전력 감축회로의 동작을 설명하면 다음과 같다.Referring to the configuration as described above will be described the operation of the power consumption reduction circuit of the voltage controlled oscillator according to the present invention.
먼저 정상적으로 전원이 인가되어 VCO의 발진동작이 진행되는 경우, 전원-다운 회로가 동작하지 않는 상태이므로 VCO의 입력전압(VIN)은 오피앰프(OP1)와 트랜지스터(MP6)(MN2)와 저항(R1)으로 구성된 전압/전류 변환부(10)에 의해서 전류로 변환되며, 이 전류는 트랜지스터(MP6)로 형성된 전류 미러에 의해서 구형파 발생부(20)의 트랜지스터(MP7)(MP16)에 같은 양의 전류를 흐르게 하고, 이 전류는 다시 주파수 출력단의 피드백 신호(TNQB)(NQ)에 따라 캐패시터(C11)(C18)에 충전되거나 방전된다. 즉, 피드백 신호(TNQB)가 논리 로우(0)이면 트랜지스터(MP10)가 오프되어 입력전류는 캐패시터(C11)에 충전되고 반대로 피드백 신호(NQ)는 논리하이(1)이므로 트랜지스터(MP17)가 온되어 입력전류는 트랜지스터(MP17)를 통하여 캐패시터(C18)의 여분의 전류와 함께 방전된다. 이때 캐패시터(C11)가 충전되어 캐패시터의 탑-플레이트의 전압이 기준전압(VREF)을 초과하면 비교기(OP2)의 출력이 논리 로우로 떨어지게 되며, 반대로 캐패시터(C18)의 전류가 방전이 계속되어 캐패시터의 탑-플레이트의 전압이 기준전압(VREF) 이하로 떨어지면 비교기(OP3)의 출력이 논리 하이로 올라가게 된다. 이 두 비교기(0P2)(OP3)의 출력은 노어 게이트(NR1∼NR4)와 인버터(IV1)로 구성된 래치 회로부(30)에 의해서 래치가 되며, 이 래치 회로부의 출력중의 하나(TNQB)는 인버터(IV1)에 의해서 출력 구형파 즉, VCO의 출력이 되어 출력단자(OUT)에 나타나게 된다. 또한 래치 회로부(30)의 두 출력신호(TNQB)(NQ)는 다시 구형파 발생부(20)의 두 트랜지스터(MP10)(MP17)의 게이트 단지로 피드백되어 VCO의 발진동작을 계속해서 제어하게 된다.First, when the power is normally applied and the oscillation operation of the VCO proceeds, the power-down circuit does not operate. Therefore, the input voltage VIN of the VCO is the op amp OP1, the transistor MP6, the MN2, and the resistor R1. Is converted into a current by the voltage / current converting section 10 composed of the?), And this current is equal to the current of the transistors MP7 and MP16 of the square wave generating section 20 by a current mirror formed of the transistor MP6. This current is again charged or discharged in the capacitors C11 and C18 in accordance with the feedback signals TNQB and NQ at the frequency output stage. That is, when the feedback signal TNQB is logic low (0), the transistor MP10 is turned off so that the input current is charged to the capacitor C11, whereas the feedback signal NQ is logic high (1), so the transistor MP17 is turned on. The input current is discharged together with the excess current of the capacitor C18 through the transistor MP17. At this time, when the capacitor C11 is charged and the voltage of the top-plate of the capacitor exceeds the reference voltage VREF, the output of the comparator OP2 falls to a logic low. On the contrary, the current of the capacitor C18 continues to discharge and the capacitor is continued. When the voltage of the top-plate of the voltage drops below the reference voltage VREF, the output of the comparator OP3 goes to logic high. The outputs of these two comparators 0P2 and OP3 are latched by the latch circuit section 30 composed of the NOR gates NR1 to NR4 and the inverter IV1, and one of the outputs (TNQB) of the latch circuit section is an inverter. By (IV1), the output square wave, that is, the output of the VCO, is displayed on the output terminal OUT. In addition, the two output signals TNQB and NQ of the latch circuit unit 30 are fed back to the gate jars of the two transistors MP10 and MP17 of the square wave generator 20 to continuously control the oscillation operation of the VCO.
다음으로 전원-다운모드를 단계별로 설명하면, 우선 정상적인 VCO의 발진동작시에는 전원-다운모드 구동신호(PWR-DWN)가 논리 로우레벨에서 동작하는 액티브 로우상태로서 논리 하이를 유지하고 있으므로 제 4도의 (b)와 (c)파형이 도면과 같이 비중첩 제어신호 발생회로부(50)에 의해서 발생된다. 이때 비중첩 제어신호 발생회로부(50)에서는 정상 동작시에는 비중첩 제어신호(B)가 논리로우이고, 비중첩 제어신호(A)가 논리 하이가 되어 전류 출력 스위칭부(41)의 트랜지스터(MP82)는 온이 되고 트랜지스터(MP81)가 오프된다. 그러므로 전압/전류 변환부(10)와 구형파 발생부(20)의 세 트랜지스터(MP6)(MP7)(MP16)가 정상적인 전류 미러를 형성하여 VCO가 발진을 하게 된다. 그 다음 전원-다운 모드에 들어가면 즉, 전원-다운모드 구동신호(PWR-DWN)가 논리 로우로 떨어지면 비중첩 제어신호 발생회로부(50)에 의해서 제 4도와 같이 비중첩 제어신호(A)(B)가 발생하게 된다. 그러면 비중첩 제어신호(B)는 논리 하이가 되고 비중첩 제어신호(A)는 논리 로우가 되어 전류출력 스위칭부(41)의 트랜지스터(MP82)는 오프가 되고 트랜지스터(MP81)는 온이 되어 전류미러가 오픈되고 구형파 발생부(20)의 트랜지스터(MP7)(MP16)의 게이트 전압이 논리 하이가 됨으로써, 이들에 흐르는 전류는 거의 0이 된다. 따라서 VCO의 발진동작이 멈춰지면서 전체 시스템에 클럭공급이 중단되므로 진정한 전원-다운 모드에 들어갈 수 있게 된다. 다음으로 전원-업 과정은 상기 전원-다운과정의 역순이나 비중첩 제어신호 발생회로부(50)의 낸드 게이트(ND2)(ND3)와 다수의 인버터(IV2∼IV14)에 의해서 전원-업 직후 수 초(ns)동안에는 두 비중첩 제어신호(A)(B)가 모두 논리 하이가 되므로 그 구간을 이용하여 전류출력 스위칭부(41)의 두 트랜지스터(MP81)(MP82)를 잠시 동안 동시에 오프시키고, 리플 제거부(42)의 트랜지스터(MP83)를 온시켜서 전류출력 노드(NP2)를 빨리 방전시킴으로써, 전류 출력라인사이의 두 노드(NP)(NP2)를 연결하였을 때 리플을 최소화시킬 수 있게 되며, 이것은 전원-업 이후의 정산 주파수 복구과정을 짧게 하고 안정성을 향상히켜 주게 된다.Next, the power-down mode will be described step by step. First, during the normal oscillation operation of the VCO, the power-down mode driving signal PWR-DWN maintains a logic high as an active low state operating at a logic low level. (B) and (c) waveforms are generated by the non-overlapping control signal generation circuit section 50 as shown in the figure. At this time, in the non-overlapping control signal generation circuit section 50, the non-overlapping control signal B becomes logic low during normal operation, and the non-overlapping control signal A becomes logic high, so that the transistor MP82 of the current output switching section 41 is present. ) Is turned on and the transistor MP81 is turned off. Therefore, the three transistors MP6, MP7, and MP16 of the voltage / current converter 10 and the square wave generator 20 form a normal current mirror to cause the VCO to oscillate. Then, when entering the power-down mode, that is, when the power-down mode drive signal PWR-DWN falls to a logic low, the non-overlapping control signal A (B) as shown in FIG. 4 by the non-overlapping control signal generation circuit unit 50. ) Will occur. Then, the non-overlapping control signal B becomes logic high and the non-overlapping control signal A becomes logic low so that the transistor MP82 of the current output switching unit 41 is turned off and the transistor MP81 is turned on so that the current The mirror is opened and the gate voltages of the transistors MP7 and MP16 of the square wave generator 20 become logic high, so that the current flowing through them becomes almost zero. As a result, the VCO stops oscillating and stops clocking the entire system, allowing for true power-down mode. Next, the power-up process is performed in the reverse order of the power-down process or immediately after power-up by the NAND gates ND2 and ND3 of the non-overlapping control signal generation circuit unit 50 and the plurality of inverters IV2 to IV14. During (ns), both non-overlapping control signals (A) and (B) become logic high, so that the two transistors MP81 and MP82 of the current output switching unit 41 are simultaneously turned off for a while by using the interval. By quickly discharging the current output node NP2 by turning on the transistor MP83 of the remover 42, the ripple can be minimized when the two nodes NP2 between the current output lines are connected. This reduces the frequency recovery after power-up and improves stability.
이상에서와 같이 본 발명에 따른 전압제어발진기의 전원-다운회로에 의하면 PLL에서 그 출력뿐만 아니라 VCO 자체의 발진을 차단시킬 수 있으므로 아날로그 PLL에서의 소비전력을 감소시켜 휴대용기기로의 적용가능하게 하며, 또한 전원-업시의 출력 주파수를 정산 주파수로 빠르고 안정된 복구를 가능하게 하므로 전원-다운시의VCO의 과도기적 상태를 제거할 수 있는 유용함이 있다.As described above, according to the power-down circuit of the voltage controlled oscillator according to the present invention, the PLL can block not only its output but also the oscillation of the VCO itself, thereby reducing the power consumption of the analog PLL and making it applicable to portable devices. In addition, since the output frequency at power-up can be quickly and stably restored to the settled frequency, it is useful to eliminate the transient state of the VCO during power-down.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043495A KR0144998B1 (en) | 1995-11-24 | 1995-11-24 | Power consumption reduction circuit of voltage controlling oscillator |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043495A KR0144998B1 (en) | 1995-11-24 | 1995-11-24 | Power consumption reduction circuit of voltage controlling oscillator |
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| KR970031356A KR970031356A (en) | 1997-06-26 |
| KR0144998B1 true KR0144998B1 (en) | 1998-08-17 |
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ID=19435566
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| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167060B2 (en) | 2004-09-22 | 2007-01-23 | Samsung Electronics Co., Ltd. | Oscillation circuits including latches for integrated circuit devices and related methods |
-
1995
- 1995-11-24 KR KR1019950043495A patent/KR0144998B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| US7167060B2 (en) | 2004-09-22 | 2007-01-23 | Samsung Electronics Co., Ltd. | Oscillation circuits including latches for integrated circuit devices and related methods |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970031356A (en) | 1997-06-26 |
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