KR0144728B1 - 다층 폴리사이드 구조체 보호용 내화성 금속 실리사이드 캡 형성방법 - Google Patents

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Description

다층 폴리사이드 구조체 보호용 내화성 금속 실리사이드 캡 형성방법

제1도는 폴리실리콘층과 그위에 형성된 게이트 산화물층을 가진 반도체 기판의 단면도이다.

제2도는 제1도의 구조체위에 티타늄층이 있는 것을 나타내는 단면도이다.

제3도는 제2도의 구조체 위에 탄탈륨 실리사이드의 복합층이 있는 것을 나타내는 단면도이다.

제4도는 제3도의 구조체에서 폴리사이드층을 패턴시킨것을 나타내는 사시도이다.

제5도는 제4도의 구조체에서 티타늄을 실리사이드로 바꾼것의 단면도이다.

제6도는 완성된 트랜지스터의 단면도이다.

*도면의 주요부분에 대한 부호의 설명

10;기판12:표면 절연층(또는 필드 산화물층)

14:게이트 산화물층16:폴리층

18:티타늄층(또는 내화성 금속층)20:복합층(또는 탄탈륨 실리사이드층)

22:티나늄 실리사이드층24:소스

26:드레인28:채널영역

본 발명은 폴리사이드를 형성시키는 것에 관한 것이며, 특히 폴리사이드 구조체의 화학적 안정성과 산화저항을 향상시키는 캡핑층(capping layer)을 형성시키는 방법에 관한 것이다.

MOS 집적회로가 점점 더 복잡해짐에 따라 각 회로부품의 크기를 축소시킬 수 있게 회로성능을 향상시키는 것이 아직 전체분야에서 실현되지 않고 있다.

상기와 같이 향상시키는 것은 증가된 회로부품을 서로 연결시키기 위해 요구되는 긴 내부연결의 RC 시정수 특성에 의해 제한되어져 오고 있다.

이러한 긴 내부연결의 저항부품을 감소시키기 위해 집적회로 제조업들은 게이트 레벨 내부연결용으로 종래에 사용되든 폴리실리콘 대신 내화성 금속, 내화성 금속 실리사이드 그리고 폴리실리콘/내화성 금속 실리사이드 복합필름(폴리 사이드 라고도함)에 관심을 기울이고 있다.

이러한 물질들의 내부연결 시트 저항은 1-3Ω/ㅁ 이므로 폴리실리콘의 내부 연결 시트 저항이 10Ω/ㅁ 인것에 비하면 매우 작은 편이다.

폴리사이드에 의해 제공되는 한 잇점은 저항이 작다는 것외에 데포지션 시킨후 온도로 처리할 수 있다는 것이다.

이러한 것은 고품질의 인터레벨 산화물을 형성시킬려고 할때 3층 내지 4층의 내부 연결을 초과할 수 있는 여러 금속층 사이에서 절연층의 역할을 하기 위해 필요한 것이다.

전형적으로 이러한 산화물층은 800-900℃의 온도에서 다시 흘러나온 데포지션된 유리의 사용을 요구한다.

알루미늄등과 같은 그러한 종래의 금속은 상기의 온도에서 용해되게 된다.

폴리사이드를 사용하여 인터레벨 산화물을 형성시키는 동안 페이즈 변화를 겪지 않을 높은 용융점을 가진 상대적으로 안정된 물질을 제공할 수 있다.

정해진 과정의 설계단계 동안 선택해야 할 폴리사이드 필름이 많이 있다.

티타늄, 텅스텐, 몰리브데늄, 탄탈륨과 같은 그러한 내화성 금속은 내화성 금속 실리사이드를 만드는 데 유용하게 사용된다.

이러한 모든 금속들의 열적 안정성과 화학적 안정성은 양호하지만 그들의 저항 특성은 다소 변화된다.

회로 작동의 관점으로 부터 요구되는 대부분의 내화성 금속 실리사이드는 티타늄 실리사이드이고, 그 실리사이드의 전기 저항은 매우 작다.

사실, 티타늄 실리사이드는 실리사이드가 형성되는 기본 금속의 전기저항보다 더 작은 전기저항을 가지는 몇개 안되는 내화성 금속중 하나이다.

티타늄 실리사이드의 한 결점은 다른 실리사이드 만큼 산화저항을 가지지 못한다는 것이다.

그러므로 티타늄 실리사이드를 형성시킨 후 그 티타늄 실리사이드의 표면에서 생기는 산화현상에 기인하여 다른 레벨에서 부터 실리사이드 까지 만들어진 내부 연결체의 접촉저항이 높아지게 되는데, 이러한 것은 대부분의 프로 세싱 시스템에 나쁜 영향을 주게된다.

물론 산화저항이 매우 높고 화학적 안정성이 양호한 실리사이드를 사용하여 이러한 결함을 해소시킬수 있지만 그래도 이 실리사이드는 티타늄 실리사이드와 같은 저항특성을 가지지 못한다.

그러므로 폴리사이드의 표면의 화학적 안전성과 전도특성을 손상시키지 않고 티타늄 실리사이드의 산화저항 보다 실리 사이드층의 산화저항을 양호하게 개선시켜야 할 필요가 있다.

본 발명은 산화저항 캡이 형성되어 있는 폴리사이드 구조체를 형성시키는 방법을 구성한다.

본 발명의 방법은 먼저 반도체 기판위에 폴리크리스탈린 실리콘층을 형성시키는 것을 포함한다.

이러한 것은 뒤따라 폴리크리스탈린 실리콘층 위에 내화성 금속으로 된 기본층이 형성되고, 그리고 내화성 금속 실리 사이드의 복합층이 기본 내화성 금속 위에 형성되어 진다.

복합 내화성 금속층의 시트 저항은 기본 내화성 금속층의 결과적으로 생긴 실리사이드의 시트저항과 동등하든지 더 크고 그리고 그것의 화학적 안정성과 산화저항은 기본 내화성 금속층의 실리사이드 보다 더 크다.

내화성 금속층은 이때 밑에 있는 폴리실리콘과 반으하여 폴리실리콘 층에 있는 일부 실리콘만 소비시켜 그것의 실리 사이드를 형성하게 된다.

이때 폴리사이드 구조체가 패턴기술과 에치기술에 의해 만들어지게 된다.

본 발명의 다른 예에서, 기본 내화성 금속층은 티타늄으로 부터 만들어지고, 복합 내화성 물질은 탄탈륨 실리사이드 이며, 탄탈륨 실리사이드 층은 결과적으로 생기는 구조체에 있는 티타늄 실리사이드 위에 배치 되어진다.

탄탈륨 실리사이드층은 티타늄 실리사이드와 비교해 보면 양호한 화학적 안정성과 증가된 산화 저항을 가진다.

본 발명의 또 다른 예에서, 게이트 산화물층은 폴리크리스탈린 실리콘층 밑에 배치되어 있다.

이하 본 발명을 첨부 도면을 참조하여 상세히 설명하기로 한다.

제1도는 반도체 구조체를 만드는 공정중 한 단계를 나타내는 단면 개요도이다.

종래식으로 MOS 집적회로를 제조할 경우에는 제1도에서 10으로 표시된 것과같이 한형의 전도성을 가진 반도체 물질로 된 얇은 웨이퍼에 먼저 두꺼운 산화물층을 마스킹 시킨다.

기판(10)은 P형 물질이지만 반대형 전도성을 가진 것도 사용할 수 있다.

전도성에 영향을 주는 불순물이 확산되어 모드(moat)를 형성시키게 하는 그러한 영역을 노출시킬 수 있게 산화물이 한 패턴으로 제거 되어진다.

기판(10)은 확산에 적합한 온도에서 요구되는 불순물의 확산을 겪게되고, 그리고 요구되는 침투와 농축이 성취되고 산화물이 모트위에 재성장된 후에 확산환경으로 부터 웨이퍼가 제거되어 진다.

실리콘의 필드 산화물과 같은 것으로 간주되는 표면절연층 (12)이 공정주의 확산단계와 산화물 성장으로 부터 생겨 얇은 층의 금속화물이 적용될때 장치의 정상작동주에 전개되는 어떤 전장이 반도체 소자의 두꺼운 절연층 부분에 역효과를 주고 절연층이 의도적으로 얇은 부분에는 역효과를 주지 않을 정도로 충분히 두꺼운 층이 생기게 한다.

필드 산화물층 (12)을 형성시킨 후 모트에 있는 실리콘 표면은 여러가지의 종래형 세척단계를 겪게되고 그리고 그때 얇은 게이트 산화물층 (14)은 모트위에 100-1,000Å정도의 두께로 성장 되어진다.

이러한 것은 MOS 트랜지스터용 게이트 산화물층으로 간주되어진다.

아주 완전한 게이트 산화물을 제공하기 위해 모트는 순수 실리콘 아래로 노출되고 그리고 그때 게이트 산화물층(14)이 상기 실리콘 표면에 형성되어진다.

게이트 산화물층 (14)이 형성된 후 다결정 실리콘(폴리)층(16)이 CVD(chemical vapor deposition)기법에 의해 기판상에 약 2,000-4,000Å 정도의 두깨로 데포지션 된다.

N형 불순물은 폴리층 (16)속으로 확산 또는 임플란트 되어 그것의 시트 저항을 약 10-20Ω/ㅁ 로 감소시킨다.

전형적으로 N 형 도핑제로는 인이 사용된다.

CVD 공정을 사용하면 폴리층 (16)은 성질에 순응하고 기판 (10)의 형상과 일치되어진다.

제2도에서, 폴리층 (16)을 형성시킨 후 세척과정 동안 희석된 HF로 그 표면을 닦고 그리고 표면에다 티타늄응 (18)을 데포지션 시킨다.

티타늄은 후술하는 것과같이 티타늄 실리사이드로 변화되는 내화성 금속이다.

티타늄 실리사이드는 긴 폴리의 런에 낮은 시트저하을 제공하기 위해 산업용으로 널리 사용된다.

폴리층 (16)은 그 밑에 아주 완전한 게이트 산화물을 제공하기 위해 필요하다.

현재 내화성 금속층 (18)을 게이트 산화물층에 직접 데포지션 시키는 기술은 사용되지 않고 있다.

그러므로 폴리층 (16)은 버퍼로 사용되므로 티타늄층 (18)으로 부터 형성되는 더 늦게 만들어진 티타늄 실리사이드는 요구되는 전도특성을 제공하게 된다.

티타늄층 (18)은 PVD(physical vapor deposition)기법에 의해 기판에 데포지션 되어진다.

이러한 기법은 스퍼터링 공정이나 증착공정을 이용할 수 있다.

좋은 예에서, 티타늄을 바리안(Varian) 3190 스퍼터링 머신으로 스퍼터링 시킨다.

이러한 것은 약 800Å 두께의 티타늄을 제공하기 위해 진공속의 100℃ 온도에서 행해진다.

제3도에는 제2의 단면에 약 500Å 의 두께로 기판에 데포지션된 탄탈륨 실리사이드(TaSi₂)의 복합층 (20)이 있는 것이 도시되어 있다.

바람직한 예에서, 이러한 탄탈륨 실리사이드층은 현자에서 티타늄과 함께 스퍼터링 되어진다.

기판 (10)은 티타늄층(18)과 탄탈륨 실리사이드층(20)의 데포지션을 위해 진공속의 스퍼터링 머신내에 유지되어져 있다.

이러한 예에서, 기판은 처음에 스퍼터링 머신속에 놓여지고 백스퍼터링에 의해 폴리층 (16)의 상단층은 종래식으로 세척되어지게 된다.

두개의 목적물은 스퍼터링 머신내에 놓여지게 되는데, 상기 목적물중 하나는 티타늄 내화서 금속으로 구성되어 있고 다른 하나는 탄탈륨 실리사이드의 복합물질로 구성되어져 있다.

일반적으로 복합 탄탈륨 실리사이드 물질은 실리콘이 풍부한 것이다.

즉 화합물의 화학량론은 TaSix 이고, 상기에서 x는 2와 3사이에서 변한다(즉 두 물질의 비율은 2:1을 약간 초과한다).

티타늄층 (18)은 머신을 진공상태로 한 후 약 100℃ 의 온도에서 스퍼터링에 의해 데포지션 되어진다.

데포지션된 티타늄의 양은 데포지션 공정의 지속 기간과 머신 제어의 설정 함수이다.

그후에 탄탈륨 실리사이드의 제 2목적물이 선택되고 그리고 이것은 약 400℃의 온도를 사용하는 유사한 과정에 의해 데포지션 되어진다.

티타늄과 탄탈륨 실리사이드를 같은식으로 데포지션시킬 필요는 없다.

예로서, 티타늄은 증착법과 같은 다른 방법에 의해 또는 별개의 스퍼터링 머신에서 데포지션 되고 그리고 기판은 탄탈륨 실리사이드 데포지션용 스퍼터링 머신에 놓여질 수 있다.

물론 이러한 것은 탄탈륨 실리사이드를 데포지션 시키기전에 백 스퍼터링 세척공정을 거쳐야 한다.

탄탈륨 실리사이드의 복합층 (20)을 데포지션 시킨 후 스퍼터링 머신으로 부터 기판을 제거하고 포토리지스트츠을 기판위에 회전시킨다.

이 포토리지스트는 본 예에서 MOS 트랜지스터의 게이트인 전도성 구조체를 만들 수 있게 패턴되어 진다.

탄탈륨 시리사이드의 패턴된 복합층 (20), 티타늄의 패턴된 티타늄층 (18), 폴리실리콘의 패턴된 폴리층 (16) 및 게이트 산화물의 패턴된 게이트 산화물층 (140으로 구성되어지는 다층 폴리사이드 구조체를 만들기 위해 패턴되지 않은 영역을 에칭시키지 않게 작동할 수 있는 플라즈마 에칭을 기판에다 시킨다.

이러한 것은 MOS 트랜지스터의 게이트의 사시도를 나타내는 제4도에 도시되어 있다.

여기서, 트랜지스터의 게이트가 다른 회로와 연결되게 필드 산화물층 (12) 위에 까지 뻗어있는 것을 볼 수 있다.

전형적으로, 폴리사이드를 에칭시키는 것은 집적회로 게이트를 만들기 위해 또는 레벨을 서로 연결시키기 위해 폴리실리콘을 에칭시키는데 오랫동안 사용되어온 방법인 드라이 에칭(플라즈마 또는 반응이온 에칭)기법으로 성취시킬 수 있다.

이 산화 실리콘에 대해 좋고 특이한 에칭속도를 가진 폴리 실리콘의 이방성 에칭을 제공하는 화학작용이 널리 공지되어져 있다.

부가적으로 폴리사이드를 에치시키는 방법도 공지되어져 있다.

이런형의 에칭은 기본적으로 패턴된 구조체의 가장자리를 수직으로 만든다.

폴리사이드를 에칭시키는 한 방법은 명칭이 Plasma Etching of Refractory Metals and Their Silicides인 1987년 4월 21일자로 발행된 fuller 외의 미합중국 특허 제4,659,426호에 기술되어져 있고, 또다른 기술은 명칭이 Process for Patterning Local Interconnects인 1987년 4월 14일자로 발행된 Holloway의 미합중국 특허 제 4,657,628호에 기술되어져 있다.

폴리사이드 구조체를 패턴시킨 후 기판을 N2 분위기 속에서 빨리 등온의 어닐링 처리를 한다.

바람직한 실시예에서 이러한 것은 두 단계의 공정으로 되어진다.

첫째로, 기판을 약 1분 동안 550-650℃ 의 온도로 만들고, 그리고 그때 정해진 폴리사이드 구조체를 가진 기판 (10)을 약 20초 동안 800-900℃ (전형적으로 900℃)의 온도로 만든다.

이러한 어닐링 공정의 목적은 밑에 있는 폴리층 (16)의 부분을 소비시켜 티타늄층 (18)내에 있는 티타늄을 티타늄 실리사이드로 변환시키기 위한 것이다.

실리사이드화 시키는 과정동안 티타늄층 (18)은 밑에 있는 폴리층 (16)에 있는 실리콘을 약 1,500-2,000Å 정도 소비시킨다.

제5도에 도시된 것과같이 이러한 것에 의해 두께 약 2,000Å 정도인 티타늄 실리사이드 층 (22)이 형성되게 된다.

이에 의해 폴리층(16)의 두께는 약 1,500Å 이 되게된다.

기판을 1분 동안 550-650℃로 하는 것의 목적은 실리사이드화 시키는 공정 동안 입자 경계확산이 최소로 되게 하기 위해서이다.

이와같이 하면 N2 가 입자 경계를 통해 지나가서 그 입자의 경계확산을 저지시킨다.

이러한 결과에 의해 900℃ 의 온도에서 실리사이드화시키는 공정이 정상적인 실리사이드화 시키는 공정에 비해 상대적으로 느리고 그리고 유연하게 되어진다.

실리사이드화 시키는 공정이 상대적으로 빠르게 되면 게이트 산화물층 (14)과 폴리사이드/산화물의 인터페이스에서 스파크가 생길 수 있으므로 좋지 않은 결과가 초래 될 수 있다.

그러나 550-650℃의 온도로 처리를 하면 상기와 같은 문제점을 다소 완화시킬 수 있다. 실리사이드와 시키는 것은 900℃의 온도에서 행해진다.

바람직한 실시예에서는 패턴시키고 에칭시킨후 폴리 크리스탈린 실리콘에 인접하여 티타늄 실리사이드를 형성시키지만 패턴시키기 전에 실리사이드에다 에칭공정과 패턴 공정을 행하기 전에 기판을 850-900℃를 초과하는 온도로 하는 것도 가능하다.

부가적으로 탄탈륨 실리사이드를 데포지션 시키기 전에 티타늄 실리사이드를형성시킬 수도 있다.

결과적으로 만들어진 제품에서 티타늄 실리사이드층 (22)위에 탄탈륨 실리사이드 층 (20)이 형성되어 있는 것이 중요한 것이다.

탄탈륨 실리사이드층 (20)은 비록 실리사이드된 내화성 물질이지만 산화에 대한 저항성이 매우 큰 티타늄 실리 사이드와 다른데 이러한 것은 본 발명의 중요한 관점중 한 관점이다.

그러나 티타늄 실리사이드의 저항이 타탈륨 실리사이드의 저항 보다 더 작기 때문에 기본적인 전도성 코팅을 형성시키기 위해 폴리츠 (16)위에다 탄탈륨 실리사이드층 (20)을 직접 데포지션 시키는 것은 티타늄 실리사이드를 가진 것에서 만큼 바람직한 것이 아니다.

캡핑층을 구성하고 있는 탄탈륨 실리사이드층 (20)용으로 유용한 내화성 금속 실리사이드에 따라 그 층의 특성은 변화되게 된다.

상기 층이 티타늄 실리사이드층 (22) 보다 산화가 더 잘 된다는 것이 중요한 것이다.

그러므로 티타늄 실리사이드층 (22)은 이후의 처리에 대한 화학적 안정성이 최적으로 되게하고 산화에 대한 저항성이 최고로 되게 선택된 층의 시트 저항을 최저로 할수 있게 선택 되어진다.

본 발명의 구조체가 유용하지 않을 경우 화학적 안정성과 산화 저항성 및 전기전도 특성 사이에 어떤 관계가 만들어 질 수 있다.

본 발명의 공정에서 내화성 금속 실리사이드는 화학적 안정성과 산화저항에 대한 어떤 실질적인 관심없이 저저항층을 제공하기 위해 사용될수 있다.

이때 제 2층인 캡핑층은 화학적 안정성과 산화저항을 위해 내화성 금속 실리 사이드로 부터 선택될 수 있다. 이러한 것은 처리 단계가 800℃를 초과하는 온도에서 인터레벨 산화물을 형성시키는 것과 같은 그러한 작동용으로 내화성금속 실리사이드 안정성을 이용할 수 있고 높은 산화 저항 표면을 제공할 수 있는 그러한 기술적인 잇점을 제공한다.

이것은 금속화층에서 부터 탄탈륨 실리사이드층 (20) 즉 캡핑츠까지 컨택트를 형성시키는 것에서 중요한 것이다.

이 층에다 산화물을 형성시키는 것은 그것이 증가된 접촉저항을 야기시킬 수 있기 대무에 바람직한 것이 못된다.

제5도의 폴리사이드 게이트 구조체를 형성시킨 후 처리하는 것은 완성되게 되고 이에 의해 트랜지스터가 만들어지게 된다.

이러한 것은 종래의 기술에 의해 행해진다.

소스/드레인은 인이나 비소와 같은 그러한 N형 불순물을 패턴된 폴리사이드 게이트 구조체의 어느 한쪽상의 표면속에 임플란트 시킴에 의해 만들어지게 된다.

이에 의해 게이트 구조체의 어느 한쪽에 소스(24)와 드레인(26)이 만들어지게 되고, 그리고 소스(24)와 드레인(26) 사이의 게이트 산화물층(14) 아래에 채널영역(28)이 형서되어지게 된다.

이러한 구조체는 제5도에 도시되어 있다.

제6도에서, 소스(24)와 드레인(26)을 형성시킨 후 인터레벨 산화물층(30)을 기판위에 데포지션시켜 절연층을 만든다.

오프닝 (32)은 소스 (24)위에 형성되어 있고, 오프닝(34)은 드레인(26)위에 형성되어 있으며 그리고 오프닝 (36)은 게이트 구조체에 있는 탄탈륨 실리사이드층(20)위에 형성되어 있다.

제6도에서 오프닝(32)(34)의 단면은 같은 형상으로 되어있고, 오프닝(36)은 오프닝(32)(34)에서 부터 전형적으로 오프 세트 되어있고 또 필드 산화물층(12)위에 있다.

오프닝(32-36)이 형성된 후 소스 컨택트 즉 플라그(38)는 오프닝(32)에 형성되고, 드레인 플라그(40)는 오프닝(34)에 형성되며 그리고 게이트 플라그 (42)는 오프닝 (36)에 형성되어 밑에 있는 전도성 구조체와 접촉되게 된다.

플라그 (38-42)는 폴리실리콘이나 텅스텐과 같은 그러한 물질의 CVD 데포지션으로 부터 형성될 수 있다.

그후에 알루미늄과 같은 그러한 금속화물층을 인터레벨 산화물층(30)의 상단표면에 데포지션시켜 패턴시킨다.

이러한 것은 금속화물의 레벨을 구성한다.

간단히 요약하면 게이트 산화물층각 폴리실리콘층 위에 있는 티타늄 실리사이드층을 포함하는 폴리사이드 구조체를 형성시키는 방법을 제공하는 것이다.

티타늄 실리사이드 보다 화학적 안정성에 더 좋고 산화저항이 더 큰 내화성 금속 실리사이드나 탄탈륨 실리사이드의 캡핑층이 티타늄 실리사이드 위에 형성 되어진다.

이 방법은 폴리실리콘 위에 티타늄층을 형성시키고 그리고 뒤이어 탄탈륨 실리사이드츠을 데포지션 시키는 것을 포함한다.

이러한 다층 폴리사이드 구조체는 패턴되고 에칭되며 또 티타늄과 그 밑에 있는 폴리실리콘 물질로 부터 티타늄 실리사이드를 만들기 위해 어닐링 처리되게 된다.

본 발명의 취지내에서 본 발명을 여러 형태로 변형시킬 수도 있다.

Claims (15)

1. 기판 표면사에 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층위에 미리 결정된 두께로 균일한 티타늄층을 형성하는 단계, 상기 티타늄층위에 티타늄 실리사이드보다 산화 저항력이 높고 화학적으로 더욱 안정된 내화성 금속 실리사이드 복합층을 사실상 상기 티타늄의 미리 결정된 두께보다 얇게 형성하는 단계, 일차 도전경로를 형성하는 티타늄 실리사이드층을 형성하기 위해, 원래의 티타늄층 아래에 위치하는 다결정 실리콘층의 잔여 부분이 남아있도록 다결정 실리콘층의 일부를 제거하기 위해 다결정 실리콘층과 티타늄을 반응시키는 단계 및 다결저 실리콘, 티타늄 실리사이드 및 내화성 금속 실리사이드로 이루어지는 폴리사이드 구조체를 형성하기 위해 기판을 패터닝하고 에칭하는 단계를 포함하는 것을 특징으로 하는 티타늄 실리사이드를 갖는 반도체 기판상에 전도성 구조체를 형성하는 방법.
2. 제10항에 있어서, 상기 내화성 금속 실리사이드 복합층을 형성하는 단계와 상기 티타늄층을 형성하는 단계는 먼저 상기 다결정 실리콘층의 표면상에 티타늄층을 스퍼터링한후, 상기 티타늄층의 상부 표면상에 기판으로 탄탈륨 실리사이드 복합층을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
3. 제10항에 있어서, 상기 티타늄층내의 티타늄과 상기 다결정 실리콘층내 실리콘을 반응시키는 단계는 티타늄 실리사이드를 형성하기 위해 티타늄이 실리콘과 반응하기에 충분한 온도로 상기 구조체를 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
4. 제10항에 있어서, 상기 다결정 실리콘층을 형성하는 단계는 균일한 다결정 실리콘층을 미리 결정된 두께로 CVD 증착법에 의해 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
5. 제10항에 있어서, 상기 다결정 실리콘층을 형성하기 전에 상기 기판위에 산화물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
6. 기판 표면상에 게이트 산화물층을 형성하는 단계, 상기 게이트 산화물층의 표면상에 미리 결정된 두께로 다결정 실리콘층을 증착하는 단계, 상기 다결정 실리콘층의 표면위에 미리 결정된 두께로 티타늄층을 스퍼터링하는 단계, 사실상 상기 티타늄층의 미리 결정된 두께보다 작은 두께를 갖는 산화 저항층을 제공하기 위하여 상기 티타늄층위에 탄탈륨 실리사이드 복합층을 스퍼터링하는 단계, 일차 도전경로를 형성하는 티타늄 실리사이드층을 형성하기 위해 상기 티타늄층의 티타늄과 그 아래 위치하는 상기 다결정 실리콘층의 실리콘을 반응시키는 단계, 전도성 구조체를 형성하기 위해 상기와 같이 하여 얻어진 구조체를 패터닝하고 에칭하는 단계 및 상기 전도성 구조체위에 절연성 물질층을 형성하는 단계를 포함하고, 상기 티타늄층과 상기 다결정 실리콘층을 반응시키는 단계에 있어서 티타늄은 얻어진 티타늄 실리사이드층 아래에 다결정 실리콘층의 잔여 부분이 존재하도록 다결정 실리콘층을 제거하는 것을 특징으로 하는 반도체 기판상에 폴리사이드 구조체를 형성하는 방법.
7. 제16항에 있어서, 상기 티타늄을 아래에 있는 다결정 실리콘층내의 실리콘과 반응시키는 단계는 티타늄 실리사이드를 형성하기 위하여 티타늄이 실리콘과 반응하기에 충분한 온도를 상기 티타늄층과 실리콘층에 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
8. 제17항에 있어서, 입자의 경계확산을 방지하기 위하여 상기 티타늄 실리사이드층을 형성하는 단계 전에 티타늄 실리사이드의 반응온도보다 낮은 온도로 상기 온도를 제한하는 단계를 더 포함하는 것을 특징으로 하는 방법.
9. 제16항에 있어서, 상기 전도성 구조체는 MOS 트랜지스터의 게이트인 것을 특징으로 하는 방법.
10. 제16항에 있어서, 상기 기판의 노출된 부분을 한정하는 선택적으로 절연된 영역을 형성하기 위해 상기 기판위에 두꺼운 산화물 패턴을 형성하는 단계를 더 포함하고, 상기 패터닝과 에칭 단계는 상기 두꺼운 산화물 영역까지 연장되는 패턴형성된 폴리사이드 부분에 귀착하는 것을 특징으로 하는 방법.
11. 기판 표면상에 게이트 산화물층을 형성하는 단계, 상기 게이트 산화물층의 표면상에 미리 결정된 두께로 다결정 실리콘층을 증착하는 단계, 상기 다결정 실리콘층의 표면위에 미리 결정된 두께로 티타늄층을 스퍼터링하는 단계, 사실상 상기 티타늄층의 미리 결정된 두께보다 작은 두께를 갖는 산화물 저항층을 제공하기 위하여 상기 티타늄층위에 탄탈륨 실리사이드 복합층을 스퍼터링하는 단계, 전도성 구조체를 형성하기 위하여 탄탈륨 실리사이드, 티타늄, 다결정 실리콘 및 게이트 산화물로 구성되는 복합층을 패터닝하고 에칭하는 단계 및 일차 도전경로를 형성하는 티타늄 실리사이드층을 형성하기 위해 상기 티타늄층의 티타늄과 그 아래 위치하는 상기 다결정 실리콘층의 실리콘을 반응시키는 단계를 포함하고, 상기 티타늄층과 상기 다결정 실리콘층을 반응시키는 단계에 있어서 티타늄은 얻어진 티타늄 실리사이드층 아래에 다결정 실리콘층의 잔여 부분이 존재하도록 다결정 실리콘층을 제거하는 것을 특징으로 하는 반도체 기판상에 폴리사이드 구조체를 형성하는 방법.
12. 제21항에 있어서, 상기 티타늄을 아래에 있는 다결정 실리콘층내의 실리콘과 반응시키는 단계는 티타늄 실리사이드를 형성하기 위하여 티타늄이 실리콘과 반응하기에 충분한 온도를 상기 티타늄층과 실리콘층에 인가하는 단계를 포함하는 것을 특징으로 하는 방버.
13. 제21항에 있어서, 입자의 경계확산을 방지하기 위하여 상기 티타늄 시리사이드층을 형성하는 단계 전에 티타늄 실리사이드의 반응온도보다 낮은 온도로 상기 온도를 제한하는 단계를 더 포함하는 것을 특징으로 하는 방법.
14. 제21항에 있어서, 상기 전도성 구조체는 MOS 트랜지스터의 게이트인 것을 특징으로 하는 방법.
15. 제21항에 있어서, 상기 기판의 노출된 부분을 한정하는 선택적으로 절연된 영역을 형성하기 위해 상기 기판위에 두꺼운 산화물 패턴을 형성하는 단계를 더 포함하고, 상기 패터닝과 에칭 단계는 상기 두꺼운 산화물 영역까지 연장되는 패턴형성된 폴리사이드 부분과 귀착하는 것을 특징으로 하는 방법.