KR0144078B1 - 반도체 이피롬 셀 및 그 제조방법 - Google Patents

반도체 이피롬 셀 및 그 제조방법

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KR0144078B1 KR1019940015818A KR19940015818A KR0144078B1 KR 0144078 B1 KR0144078 B1 KR 0144078B1 KR 1019940015818 A KR1019940015818 A KR 1019940015818A KR 19940015818 A KR19940015818 A KR 19940015818A KR 0144078 B1 KR0144078 B1 KR 0144078B1
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Abstract

반도체기판에 소오스와 드레인영역이 소정의 간격을 두고 형성되고, 이 소오스와 드레인 위에 형성된 절연층을 사이에 두고 소정의 넓이로 플로팅게이트가 형성되며, 이 플로팅게이트를 절연층으로 둘러싸고 그 상부에 콘트롤게이트가 형성되어서, 플로팅게이트의 전위상태와 콘트롤게이트의 전위상태에 따라 소오스 드레인간의 전기 통로가 제어되도록 구성된 EPROM 셀 및 그 제조방법으로서, 플로팅게이트의 상부 모서리 부분을 둥글게 형성하고, 그리고 플로팅게이트와 상기 콘트롤게이트가 레이아웃 상으로 서로 직교하지 아니하고 비스듬히 예각을 이루면서 교차하여 더욱 효과를 높인 것이다.

Description

반도체 이피롬 셀 및 그 제조방법]
제1도의 (a)는 제1도에 (b)에서 I-I선 단면도이고
제1도의 (b)는 종래의 반도체 이피롬 셀 레이아웃 도이다.
제2도는 (a)-(g)는 본 발명의 방법을 설명하기위한 단면도로서 제2도의 (h)에서 II-II선 단면도이고,
제2도의 (h)는 본 발명의 이피롬 셀의 레이아웃도이다.
본 발명은 반도체 이피롬(EPROM) 셀 및 그 제조방법에 관한 것으로, 특히 데이타 보존이 잘되도록 한 셀 구조와 그 레이아웃 및 제조방법에 관한 것이다.
종래 기술에서는 EPROM을 제조하기 위해 플로팅 게이트와 시그널게이트(콘트록게이트)를 공히 사용하는 구조를 가진다.
제1도의 (a)는 종래의 이피롬 셀의 단면도이고 제1도의 (b)는 종래의 반도체 이피롬 셀 레이아웃을 도시한 것이다.
종래의 EPROM셀의 제조방법은 먼저 필드영역과 액티브영역(9)을 구분한 후, 게이트절연막(3)을 형성한 후, 폴로팅게이트용 폴리실리콘을 데포지션하고 사진식각공정으로 일차플로팅게이트(8)를 형성한다.
그후 산화공정으로 일차플로팅게이트표면에 산화막(5)을 형성하고, 그위에 다시 폴리실리콘을 증착하여 사진식각공정으로 콘트롤게이트형성마스크를 이용하여 콘트롤게이트를 형성한다. 이 때 콘트롤게이트 밑에 있는 산화막(5)과 플로팅게이트의 폴리실리콘층도 같이 식각하여 최종적으로 플로팅게이트(4)를 형성한다.
이렇게 한 후, 소오스/드레인 형성용 이온주입공정을(N+ 주입)를 실시하고, BPSG(절연막)을 데포지션하여 이피롬을 제작한다.
종래 기술로 제조된 EPROM은 제1도의(a)에서 화살표로 가르킨 모서리 부위에서 직각 구조로 형성되므로 이로 인한 전계가 강하여져서, 전기력선이 집중되므로 플로팅게이트에 저장된 전하가 상실되어 데이타보존이 안되고 상실되는 문제가 있어서 소자의 신뢰성을 약화시킨다.
본 발명은 이러한 문제를 해결하기 위하여 창안된 것이다.
본 발명의 반도체기판에 소오스와 드레인영역이 소정의 간격을 두고 형성되고, 이 소오스와 드레인 위에 형성된 절연층을 사이에 두고 소정의 넓이로 플로팅게이트가 형성되며, 이 플로팅게이트를 절연층으로 둘러싸고 그 상부에 콘트롤게이트가 형성되어서, 플로팅게이트의 전위상태와 콘트롤게이트의 전위상태에 따라 소오스 드레인간의 전기통로가 제어되도록 구성된 EPROM셀에 있어서, 상기 플로팅게이트은 상부 모서리 부분이 둥글게 형성된 것을 특징으로 한다. 그리고 플로팅게이트와 상기 콘트롤게이트가 레이아웃 상으로 서로 직교하지 아니하고 비스듬히 예각을 이루면서 교차하여 더욱 효과를 높인다.
그리고 본 발명의 방법은 반도체기판에 소오스와 드레인영역이 소정의 간격을 두고 형성되고, 이 소오스와 드레인 위에 형성된 절연층을 사이에 두고 소정의 넓이로 플로팅게이트가 형성되며, 이 플로팅게이트를 절연층으로 둘러싸고 그 상부에 콘트롤게이트가 형성되어서, 플로팅게이트의 전위상태와콘트롤게이트의 전위상태에 따라 소오스 드레인간의 전기통로가 제어되도록 구성된 EPROM 셀을 제조하는 방법에 있어서, (a) 반도체기판에 필드영역과 액티브영역을 구분한 후, 상기 액티브영역에 게이트절연막을 형성하고, 상기 게이트절연막 상에 일차플로팅게이트를 형성하고 상기 일차플로팅게이트의 측면에 폴리실리콘의 사이드월을 형성하여 플로팅게이트전극을 형성하는 단계, (b) 상기 플로팅게이트전극의 표면에 산화막을 형성하고 상기 산화막 상에 줄무늬 형태의 콘트롤게이트전극을 형성하는 단계, (c) 상기 콘트롤 게이트전극의 표면에 측면산화막을 성장시키는 단계, (d) 상기 콘트롤게이트전극 및 상기 플로팅게이트전극을 마스크로하여 상기 반도체기판에 이온주입공정을 실시하여 소오스 및 드레인영역을 형성하는 단계를 포함한다.
제2도의 (a)-(g)는 본 발명의 방법을 설명하기위한 다면도이고 제2도는 (h)는 본 발명의 이피롬 셀의 레이아웃을 도시한 것이다.
본 발명의 EPROM 셀의 제조방법은 먼저 제2도의 (a)에서 보인 바와 같이, 반도체기판(18)에 필드영역과 액티브영역(15)을 구분한 후(액티브영역이외는 필드영역이다), 게이트절연막(19)을 250 Å 정도로 형성하고, 플로팅게이트 폴리실리콘을 데 포지션하고 사진식각공정으로 일차플로팅게이트(20)를 형성한다. 이 때 제2도의 (h)에서 보인 바와 같이, 플로팅게이트전극(20)이 이 후에 형성될 콘트롤게이트전극(25)과 그 가장자리가 직각으로 만나는 것을 방지하고 비스듬히 서로 만나도록 일차플로팅게이트전극(20)을 사각형에서 모서리 부분에 제거된 모양으로 패터닝하여 형성하고 이후에 형성할 콘트롤게이트전극(25)은 줄무늬 모양으로 길게 형성한다. 그리고 액티브영역(15)는 콘트롤게이트전극(25)과 서로 직각으로 교차되게 레이아웃 한다.
그후 제2도의 (b)에서 보인 바와 같이, 전면에 폴리실리콘층(21)을 2500Å 정도 두께로 데포지션하고, 제2도의 (c)에서 보인 바와 같이, 이 폴리실리콘층(21)을 예치백하여 일차플로팅게이트(20)의 측면에 폴리실리콘의 사이드월(22)을 형성하여 최종적인 플로팅게이트전극(20')을 형성한다.
이어서 제2도의 (d)에서 보인 바와 같이, 산화공정을 실시하여 플로팅게이트전극(20')의 표면에 산화막(23)을 400Å 정도의 두께로 형성하고, 전면에 다시 폴리실리콘층(24)을 4000Å 두께정도로 증착한다.
다음에 제2도의 (e)에서 보인 바와 같이, 사진식각공정으로 콘트롤게이트형성마스크를 이용하여 폴리실리콘층(24)를 패터닝하여 콘트롤게이트전극(25)를 형성한다.
이어서 제2도의 (f)에서 보인 바와 같이, 산화공정을 실시하여 콘트롤게이트전극(25)를 절연시키는 측면산화막(26)을 성장시킨다.
상기에서 측면산화막(26)을 콘트롤게이트전극(25)과 플로팅게이트전극(20') 사이의 산화막(23)보다 두껍게 형성하기 위하여는 공정 조건을 Wet O2를 사용하여 850℃에서 처리하면 가능하다.
이렇게 하면 도면에서 화살표로 가르킨 부위에서 보인 것 처럼 모서리부분에 산화막이 빨리 성장되어서 플로팅게이트전극(20') 및 콘트롤게이트전극(25)의 모서리부분이 둥글게 된다. 그래서 동작시 전계분포가 고르게되고 누설전류가 줄어들어서 데이타의 보존상태가 양호하게 된다.
이렇게 한 후, 제2도의 (g)에서 보인 바와 같이, 플로팅게이트전극(20') 및 콘트롤게이트전극(25)을 마스크로하여 반도체기판(18)에 이온주입공정을 실시하하여 소오스 및 드레인영역(28)을 형성하고, BPSG(절연막)(27)을 약 7000Å 정도 데포지션하여 이피롬을 제작을 완료한다.
이와 같은 본 발명의 방법으로 제조된 이피롬은 종래 기술로 제조된 EPROM과는 달리 모서리 부위에서 둥글게 형성되고 플로팅게이트전극(20')과 콘트롤게이트전극(25)이 가장자리근처에서 비스듬히 서로 만나는 구조로 형성되므로, 전계분포가 균일하여 지는 효과가 있으므로, 플로팅게이트(20')에 저장된 저하가 잘 보존되어 소자의 신뢰성을 높인다.

Claims (5)

  1. 반도체기판에 소오스와 드레인영역이 소정의 간격을 두고 형성되고, 이 소오스와 드레인 위에 형성된 절연층을 사이에 두고 소정의 넓이로 플로팅게이트가 형성되며, 이 플로팅게이트를 절연층으로 둘러싸고 그 상부에 콘트롤게이트가 형성되어서, 플로팅게이트의 전위상태와 콘트롤게이트의 전위상태에 따라 소오스 드레인간의 전기통로가 제어되도록 구성된 EPROM 셀에 있어서, 상기 플로팅게이트은 상부 모서리 부분이 둥글게 형성된 것을 특징으로 하는 EPROM 셀.
  2. 제1항에 있어서, 상기 플로팅게이트와 상기 콘트롤게이트가 레이아웃 상으로 서로 직교하지 아니하고 비스듬히 예각을 이루면서 교차하도록 구성한 것을 특징으로 하는 EPROM 셀.
  3. 반도체기판에 소오스와 드레인영역이 소정의 간격을 두고 형성되고, 이 소오스와 드레인 위에 형성된 절연층을 사이에 두고 소정의 넓이로 플로팅게이트가 형성되며, 이 플로팅게이트를 절연층으로 둘러싸고 그 상부에 콘트롤게이트가 형성되어서, 플로팅게이트의 전위상태와 콘트롤게이트의 전위상태에 따라 소오스 드레인간의 전기통로가 제어되도록 구성된 EPROM 셀을 제조하는 방법에 있어서, (a) 반도체기판에 필드영역과 액티브영역을 구분한 후, 상기 액티브영역에 게이트 절연막을 형성하고, 상기 게이트절연막 상에 일차플로팅게이트를 형성하고 상기 일차플로팅게이트의 측면에 폴리실리콘의 사이드월을 형성하여 플로팅게이트전극을 형성하는 단계, (b) 상기 플로팅게이트전극의 표면에 산화막을 형성하고 상기 산화막 상에 줄무늬 형태의 콘트롤게이트전극을 형성하는 단계, (c) 상기 콘트롤게이트전극의 표면에 측면산화막을 성장시키는 단계, (d) 상기 콘트롤게이트전극 및 상기 플로팅게이트전극을 마스크로하여 상기 반도체기판에 이온주입공정을 실시하여 소오스 및 드레인영역을 형성하는 단계를 포함하여 이루어지는 이피롬제조방법.
  4. 제3항에 있어서, (a) 단계에서 상기 게이트절연막을 250Å 정도로 형성하고, (b) 단계에서 상기 산화막을 400Å 정도의 두께로 형성하고, 상기 콘트롤게이트를 4000Å 두께 정도로 형성하며, (c) 단계에서 상기 측면산화막은 Wet O2를 사용하여 850℃에서 산화시키는 것이 특징인 이피롬제조방법.
  5. 제3항에 있어서, 상기 플로팅게이트전극을 상기 콘트롤게이트전극과 그 가장자리가 비스듬히 서로 만나도록 사각형에서 모서리 부분이 제거된 모양으로 패터닝하여 형성하고, 상기 코전극을 줄무늬 모양으로 길게 형성하며, 상기 액티브영역을 상기 콘트롤게이트전극과 서로 직각으로 교차되게 형성하는 것이 특징인 이피롬제조방법.
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