KR0143630B1

KR0143630B1 - Moving objects sensing device for automobiles

Info

Publication number: KR0143630B1
Application number: KR1019950043038A
Authority: KR
Inventors: 인추식
Original assignee: 김태구; 대우자동차주식회사
Priority date: 1995-11-23
Filing date: 1995-11-23
Publication date: 1998-08-01
Also published as: KR970026442A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

자동차의 이동 물체 검지 장치Vehicle moving object detection device

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

이동하는 물체의 면적 중심을 구하기 위해서는, 먼저 카메라로 부터 입력된 비디오 신호(Vs)를 기준 임계값(Vt)과 비교하여 그 양자화된 값이 1이 되는 부분의 면적 중심을 계산하게 되는데, 먼저 양자화 값이 1이 되는 X 좌표값의 합(Qsx =x·S(x,y))과, Y 좌표값의 합(Qsy =y·S(x,y)) 및, 비디오 신호의 양자화된 값이 1인 점의 수(Q_N=S(x,y))를 구하고 면적 중심의 x,y 좌표값(Qsx/Q_N, Qsy/Q_N)을 구해야 하는데 프로세서가 연산해야 할 연산량이 상당히 많기 때문에 일반적인 프로세서로는 실시간 처리가 어려워 용량이 크고 속도가 빠른 고성능 프로세서를 사용해야 하는 등의 문제점이 있었음.In order to calculate the area center of a moving object, first, the area of the area where the quantized value becomes 1 is calculated by comparing the video signal Vs input from the camera with the reference threshold value Vt. The sum of the X coordinate values whose value is 1 (Qsx = Sum of x · S (x, y) and Y coordinate value (Qsy = y · S (x, y) and the number of points whose quantized value of the video signal is 1 (Q _N = We need to find S (x, y)) and the x, y coordinates (Qsx / Q _N , Qsy / Q _N ) of the center of the area. Problems include using large, fast, high performance processors.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

이동 물체의 면적 중심을 계산하기 위한 연산 내용을 하드웨어적으로 구현하므로써, 저속의 프로세서를 사용해도 실시간 연산이 가능한 이동 물체 검지 장치를 제공하고자 함.The hardware implementation of the calculation to calculate the area center of a moving object is intended to provide a moving object detection device capable of real-time calculation even using a low speed processor.

4. 발명의 중요한 용도4. Important uses of the invention

자동차의 이동 물체 검지 장치에 이용됨.Used to detect moving objects in cars.

Description

자동차의 이동 물체 검지 장치Vehicle moving object detection device

제 1도는 본 발명에 따른 이동 물체 검지 장치의 블럭회로도.1 is a block circuit diagram of a moving object detecting apparatus according to the present invention.

제 2도는 본 발명에 따른 연산 영역 설정기 및 Q_N연산기의 회로도.2 is a circuit diagram of a calculation region setter and a Q _N calculator according to the present invention.

제 3도는 본 발명에 따른 Qsx 연산기의 회로도.3 is a circuit diagram of a Qsx operator in accordance with the present invention.

제 4도는 본 발명에 따른 이동 물체 검지 장치의 동작파형도.4 is an operation waveform diagram of a moving object detecting apparatus according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 동기분리기 102 : 비교기101: synchronous separator 102: comparator

103 : 수평(X)축 카운터 104 : 수직(Y)축 카운터103: horizontal (X) axis counter 104: vertical (Y) axis counter

105 : 기준 클럭 발생기 106 : Qsx 연산기105: reference clock generator 106: Qsx operator

107 : Qsy 연산기 108 : Q_N연산기107: Qsy operator 108: Q _N operator

109 : 마이크로프로세서 110 : 연산 영역 설정기109: microprocessor 110: operation area setter

111, 112, 113 : 디지탈-아날로그 변환기111, 112, 113: Digital-to-Analog Converter

114, 115 : 아날로그 디바이더 201, 202 : 디지탈 비교기114, 115: analog divider 201, 202: digital comparator

203 : RS 플립-플롭 230, 330 : 카운터203: RS flip-flop 230, 330: counter

240, 340 : 래치 회로 320 : 가산기240, 340: latch circuit 320: adder

본 발명은 자동차에 장착된 카메라를 이용하여 이동하는 물체의 면적 중심을 자동으로 측정하여 이동 물체를 검지하는 장치에 관한 것이다.The present invention relates to an apparatus for detecting a moving object by automatically measuring the area center of the moving object using a camera mounted on an automobile.

일반적으로 카메라가 장착된 자동차를 운행하는 경우에 이동하는 물체를 검지하여 운전자에 경보하기 위해서는 이동하는 물체의 면적 중심을 정확하게 계산하고 그 계산된 값을 매 프레임 마다 비교하여 이동 물체의 진행 방향을 판단해야 한다. 이동하는 물체의 면적 중심을 구하기 위해서는, 먼저 카메라로 부터 입력된 비디오 신호(Vs)를 기준 임계값(Vt)과 비교하여 그 양자화된 값이 1이되는 부분의 면적 중심을 계산하게 되는데, 먼저 양자화 값이 1이되는 X 좌표값의 합(Qsx =x·S(x,y))과, Y 좌표값의 합(Qsy =y·S(x,y)) 및, 비디오 신호의 양자화된 값이 1인 점의 수(Q_N=S(x,y)) 를 구해야 한다. 여기서 S(x,y) 의 값은 1 (Vt≤Vs 일때), 또는 0 (Vt＞Vs 일때)이 된다. 그러면 면적 중심의 x,y 좌표값은 각각 Qsx/Q_N, Qsy/Q_N이 된다. 그런데 이와 같은 계산식으로 부터 알 수 있듯이 프로세서가 연산해야 할 연산량이 상당히 많기 때문에 일반적인 프로세서로는 실시간 처리가 어려워 용량이 크고 속도가 빠른 고성능 프로세서를 사용해야 하며 따라서 제조 단가 상승의 원인이 되고 있다.In general, in the case of driving a car equipped with a camera, in order to detect a moving object and to alert the driver, the moving center of the moving object is determined by accurately calculating the area center of the moving object and comparing the calculated value every frame. Should be. In order to find the area center of the moving object, first, the area of the area where the quantized value becomes 1 is calculated by comparing the video signal Vs input from the camera with the reference threshold value Vt. Sum of X coordinate values whose value is 1 (Qsx = Sum of x · S (x, y) and Y coordinate value (Qsy = y · S (x, y) and the number of points whose quantized value of the video signal is 1 (Q _N = We need to find S (x, y)). Here, the value of S (x, y) is 1 (when Vt ≦ Vs) or 0 (when Vt> Vs). The x, y coordinates of the area center are then Qsx / Q _N and Qsy / Q _N , respectively. However, as can be seen from such a calculation formula, since a large amount of calculations must be calculated by a processor, a real-time processing is difficult with a general processor, and a high-capacity and fast high-performance processor must be used, thus causing a rise in manufacturing cost.

따라서 이러한 문제점을 해결하기 위하여 안출된 본 발명은 이동 물체의 면적 중심을 계산하기 위한 연산 내용을 하드웨어적으로 구현하므로써, 저속의 프로세서를 사용해도 실시간 연산이 가능한 이동 물체 검지 장치를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a moving object detection device capable of real-time calculation even by using a low speed processor by hardware implementation of the calculation contents for calculating the area center of a moving object. do.

본 발명에 따른 이동 물체 검지 장치는, 카메라로 부터의 비디오 신호를 수평 동기 신호와 수직 동기 신호로 분리하기 위한 동기 분리기 수단과, 상기 비디오 신호와 기준 신호를 비교하여 상기 비디오 신호가 상기 기준 신호보다 크면 하이 신호를 출력하고 작으면 로우 신호를 출력하기 위한 비교기 수단과, 기준 클럭 신호를 발생하기 위한 기준 클럭 발생기 수단과, 상기 동기 분리기 수단 및 상기 기준 클럭 발생기 수단에 연결되어 상기 비디오 신호의 수평축의 좌표값을 카운트하기 위한 제1 카운터 수단과, 상기 동기 분리기 수단에 연결되어 상기 비디오 신호의 수직축의 좌표값을 카운트하기 위한 제1 카운터 수단과, 상기 제2 카운터 수단에 연결되어 이동 물체의 면적 중심 계산을 위한 연산 영역을 설정하기 위한 연산 영역 설정기 수단과, 상기 제1 카운터 수단, 상기 비교기 수단, 상기 기준 클럭 발생기 수단 및 상기 연산 영역 설정기 수단에 연결되어, 상기 비디오 신호의 양자화된 값이 하이가 되는 점들의 수평축 좌표값의 합을 연산하기 위한 제1 연산기 수단과, 상기 제2 카운터 수단, 상기 비교기 수단, 상기 기준 클럭 발생기 수단 및 상기 연산 영역 설정기 수단에 연결되어, 상기 비디오 신호의 양자화된 값이 하이가 되는 점들의 수를 합산하기 위한 제3 연산기 수단과, 상기 제1 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제1 디지탈-아날로그 변환기 수단과, 상기 제2 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제2 디지탈-아날로그 변환기 수단과, 상기 제3 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제3 디지탈-아날로그 변환기 수단과, 상기 제1 디지탈-아날로그 변환기 수단의 출력 신호와 제3 디지탈-아날로그 변환기 수단의 출력 신호의 나눗셈 연산을 수행하기 위한 제1 디바이더 수단과, 상기 제2 디지탈-아날로그 변환기 수단의 출력신호와 제3 디지탈-아날로그 변환기 수단의 출력 신호의 나눗셈 연산을 수행하기 위한 제2 디바이더 수단및, 상기 동기 분리기 수단, 상기 제1 디바이더 수단 및 상기 제2 디바이더 수단에 연결되어, 이동 물체의 면적 중심의 수평축 및 수직축의 좌표값의 현재 프레임과 전 프레임 사이의 이동량을 연산하기 위한 마이크로프로세서 수단을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a moving object detecting apparatus comprising: a synchronous separator means for separating a video signal from a camera into a horizontal synchronizing signal and a vertical synchronizing signal, and comparing the video signal with a reference signal so that the video signal is larger than the reference signal. A large comparator means for outputting a high signal and a small signal for outputting a low signal; a reference clock generator means for generating a reference clock signal; and a synchronous separator means and the reference clock generator means. First counter means for counting coordinate values, first counter means for counting coordinate values on the vertical axis of the video signal connected to the synchronous separator means, and connected to the second counter means for the center of area of a moving object Calculation area setting means for setting a calculation area for calculation, and First computing means connected to one counter means, said comparator means, said reference clock generator means, and said computing region setter means, for computing a sum of the horizontal axis coordinate values of points at which the quantized value of said video signal becomes high; And third arithmetic means connected to said second counter means, said comparator means, said reference clock generator means and said arithmetic region setter means for summing up the number of points at which the quantized value of said video signal becomes high; First digital-to-analog converter means for converting the output of the first calculator means into an analog signal, second digital-to-analog converter means for converting the output of the second calculator means into an analog signal, and Third digital-to-analog converter means for converting the output of the three calculator means into an analog signal, and the first digital-to-analog signal; A first divider means for performing a division operation of an output signal of the analog converter means and an output signal of the third digital-analog converter means, an output signal of the second digital-analog converter means and a third digital-analog converter means A second divider means for performing a division operation of an output signal of the second and connected to the synchronous separator means, the first divider means and the second divider means, the current of the coordinate values of the horizontal and vertical axes of the area center of the moving object. Microprocessor means for calculating the amount of movement between the frame and the previous frame.

이제 본 발명의 실시예에 대해 첨부 도면을 참조하여 보다 상세하게 설명되게 된다. 먼저, 본 발명에 따른 이동 물체 검지 장치의 블럭도를 도시하고 있는 제 1도를 참조하면, 카메라로 부터 발생된 비디오 신호 Vs는 동기 분리기(101)와 비교기(102)로 입력된다. 동기 분리기(101)에서 비디오 신호 Vs는 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC로 분리된다. 동기 분리된 수평 동기 신호 HYSNC는 비디오 신호 Vs의 수평축, 즉 X축의 좌표값을 카운트하는 X-카운터(103)로 입력되고, 수직 동기 신호 VSYNC는 수직축, 즉 Y축의 좌표값을 카운트하는 Y-카운터(104)로 입력된다. X-카운터(103)는 기준 클럭 발생기(105)로 부터의 기준 클럭 신호 CLK에 의해 좌표를 증가 시키다가 수평 동기 신호 HSYNC가 로우(Low)가 되는 수평 동기 기간동안 클리어되는 동작을 반복한다. Y-카운터(104)는 수평 동기 신호 HSYNC에 의해 좌표를 증가 시키다가 수직 동기 신호 VSYNC가 로우(Low)가 됨에 따라 수직 동기 기간 동안 클리어되는 동작을 반복한다. 이들 카운터(103, 104)는 8비트 동기 카운터로 구현될 수 있다. X-카운터(103)의 출력은 비디오 신호의 양자화값이 1인 점의 X좌표값의 합을 나타내는 함수 Qsx =ΣΣ xS(x,y)를 계산하기 위한 Qsx 연산기(106)에 입력되고, Y-카운터(106)의 출력은 Y축의 연산 영역을 설정하기 위한 연산 영역 설정기(110)에 입력된다. 연산 영역 설정기(110)에 의해 설정된 연산 영역내의 Y 카운트 신호COUNT-Y 는 비디오 신호의 양자화값이 1인 점의 Y좌표값의 합을 나타내는 함수 Qsy =yS(x,y)를 계산하기 위한 Qsy 연산기(107)에 입력된다. 비교기(102)는 비디오 신호Vs와 양자화를 위한 기준 신호Vt를 비교하여, X,Y좌표상의 양자화 신호값, 즉 1 (Vt≤vS 일때), 또는 0 (Vt＞vS 일때)의 값을 갖는 신호S(x,y)를 출력한다. 이 신호는 전술한 Qsx 연산기(106)와 Qsy 연산기(107) 및, 비디오 신호의 양자화값이 1인 점의 수를 나타내는 함수 Q_N=S(x,y) 계산하기 위한 Q_N연산기(108)에 입력된다. 이들 연산기(106, 107, 108)의 연산 동작은 연산 영역 설정기(110)로 부터 발생되는 신호의 조합에 의해 동기가 이루어 진다. 전술한 X-카운터(103), Qsx 연산기(106), Qsx 연산기(107) 및 Q_N연산기(108)에는 각각 기준 클럭 발생기(105)로 부터 기준 클럭 신호 CLK가 입력된다. 제 2도에는 연산 영역 설정기(110) 및 Q_N연산기(108)의 회로도가 도시되어 있다. 연상 영역 설정기(110)는 2개의 디지탈 비교기(201, 202) 와 하나의 RS 플립-플롭(220)으로 구성된다. 비교기(201)는 연산 영역의 초기치를 설정하기 위한 회로로써, 그 P단자에 입력되는 Y좌표 카운트 신호 COUNT-Y를 그 Q단자에 입력되는 임의 설정치(본 발명에 있어서는 001)와 비교하여 동일한 경우에만 P=Q단자를 통해 로우(Low)를 출력하고, 비교기(202)는 연산 영역의 종료치를 설정하기 위한 회로로써, 그 P단자에 입력되는 Y좌표 카운트 신호 COUNT-Y를 그 Q단자에 입력되는 임의 설정치(본 발명에 있어서는 240)와 비교하여 동일한 경우에만 P=Q단자를 통해 로우(Low)를 출력하도록 구성된다.Embodiments of the present invention will now be described in more detail with reference to the accompanying drawings. First, referring to FIG. 1, which shows a block diagram of the moving object detecting apparatus according to the present invention, the video signal Vs generated from the camera is input to the synchronous separator 101 and the comparator 102. FIG. In the sync separator 101, the video signal Vs is separated into a horizontal sync signal HSYNC and a vertical sync signal VSYNC. The synchronously separated horizontal synchronization signal HYSNC is input to the X-counter 103 which counts the coordinate value of the horizontal axis of the video signal Vs, that is, the X axis, and the vertical synchronization signal VSYNC is a Y-counter that counts the coordinate value of the vertical axis, that is, the Y axis. Inputted to 104. The X-counter 103 increments the coordinates by the reference clock signal CLK from the reference clock generator 105 and repeats the operation of clearing during the horizontal synchronization period when the horizontal synchronization signal HSYNC becomes low. The Y-counter 104 increments the coordinates by the horizontal synchronizing signal HSYNC and repeats the operation of clearing during the vertical synchronizing period as the vertical synchronizing signal VSYNC becomes low. These counters 103 and 104 may be implemented as 8-bit sync counters. The output of the X-counter 103 is input to the Qsx operator 106 for calculating a function Qsx = ΣΣ xS (x, y) indicating the sum of the X coordinate values of the point at which the quantized value of the video signal is 1, and Y The output of the counter 106 is input to the calculation area setter 110 for setting the calculation area on the Y axis. The Y count signal COUNT-Y in the arithmetic region set by the arithmetic region setter 110 is a function representing the sum of the Y coordinate values of the point at which the quantized value of the video signal is 1 Qsy = Input to Qsy operator 107 for calculating yS (x, y). The comparator 102 compares the video signal Vs with the reference signal Vt for quantization, so that a signal having a quantized signal value on the X and Y coordinates, i.e., 1 (when Vt≤vS) or 0 (when Vt> vS) Outputs S (x, y) The signal is a Qsx operator 106 and a Qsy operator 107 as described above, and a function Q _N representing the number of points whose quantization value of the video signal is 1; Input to Q _N operator 108 for calculating S (x, y). The arithmetic operations of these arithmetic operators 106, 107, and 108 are synchronized by a combination of signals generated from the arithmetic region setter 110. The reference clock signal CLK is input from the reference clock generator 105 to the above-described X-counter 103, the Qsx operator 106, the Qsx operator 107, and the Q _N operator 108, respectively. 2 is a circuit diagram of the calculation region setter 110 and the Q _N calculator 108. The associative area setter 110 is composed of two digital comparators 201 and 202 and one RS flip-flop 220. The comparator 201 is a circuit for setting the initial value of the calculation area, and is equal to the case where the Y-coordinate count signal COUNT-Y input to the P terminal is the same as an arbitrary set value (001 in the present invention) input to the Q terminal. Outputs a low through the P = Q terminal only, and the comparator 202 is a circuit for setting the end value of the calculation area, and inputs the Y-coordinate count signal COUNT-Y input to the P terminal to the Q terminal. It is configured to output a low through the P = Q terminal only when compared with an arbitrary set value (240 in the present invention).

즉 본 발명에 있어서는 255개의 주사 라인 중 240개의 주사 라인내에 포함되는 이동물체의 면적 중심을 계산하게 된다. RS 플립-플롭(220)은 2개의 NAND 게이트(203, 204)를 포함하고 있는데, 카운트 신호 COUNT-Y 가 001인 경우에 비교기(201)의 출력은 로우(0)이고, 비교기(202)의 출력은 하이(1) 상태이므로 플립-플롭(220)은 셋트 상태가 되고, 카운트 신호 COUNT-Y가 240인 경우에 비교기(202)의 출력은 로우(0)이고, 비교기(201)의 출력은 하이(1) 상태가 되므로 플립-플롭(220)은 리셋트 상태가 된다. 따라서 제 4도에 도시된 바와 같이, 비교기(201)의 출력이 로우(0)가 되는 순간부터 비교기(202)의 출력이 로우가 되는 손간까지, 즉 연산 영역내에서 플립-플롭(220)의 정출력단의 출력신호 LA는 1이 되고 반전 출력단의 출력신호 LC는 0이 된다. 따라서 신호 LC가 인버터(205)를 통과한 신호 LB는 1이 되고, 인버터(205)를 통과하는 시간 만큼 지연된 신호가 된다. 비교기(102)는 비디오 신호 Vs를 반고정 저항 R1에 의해 설정되는 기준 신호값과 비교하여 양자화된 이진 영상 신호 COMP를 발생한다. 이 신호 COMP와 플립-플롭(220)의 출력 신호LA 및 기준 클럭 발생기(105)로 부터의 클럭 신호 CLK는 AND 게이트(206)에서 논리곱 연산이 이루어 진다. 즉, AND 게이트(206)는 비디오 신호가 연산 영역내에 있고, 그 양자화된 값이 1인 경우에 매 클럭마다 펄스를 발생하게 된다(제 4도 참조). AND 게이트(206)의 출력 펄스는 16 비트 카운터(230)에 의해 카운트 되게 되는데, 이 카운터(230)는 2개의 8비트 카운터(207, 208)로 구성될 수 있으며, 그 카운트 값이 비디오 신호의 양자화값이 1인 점의 수 Q_N을 나타내게 된다. 16비트 카운터가 이용되는 이유는 본 실시예에서 영상 데이타의 해상도가 256×256 이고, 따라서 1이 되는 점의 수가 최대로 65536개가 될 수 있기 때문이다. 이 카운터(230)의 클럭 인에이블 CCLKEN 신호로서는 플립-플롭의 반전 출력 신호 LC가 이용되고, 그 지연된 신호 LB가 클리어 신호로서 이용된다. 즉 카운터(230)는 연산 영역내에서만 카운트 연산을 수행하게 되며, 그 출력은 래치 회로(240)를 통해 출력된다. 이 래치 회로(240)도 또한 2개의 8비트 래치(209, 210)로서 구성될 수 있으며, 플립-플롭(2200의 출력 신호 LA가 래치 신호로서 이용된다. 따라서, 매 프레임 마다 래치 동작이 이루어지게 된다.That is, in the present invention, the area center of the moving object included in 240 scan lines among the 255 scan lines is calculated. The RS flip-flop 220 includes two NAND gates 203 and 204. When the count signal COUNT-Y is 001, the output of the comparator 201 is low (0) and the output of the comparator 202 Since the output is high (1), the flip-flop 220 is set, and when the count signal COUNT-Y is 240, the output of the comparator 202 is low (0), and the output of the comparator 201 is The flip-flop 220 is in the reset state because it is in the high (1) state. Thus, as shown in FIG. 4, the moment that the output of the comparator 201 is low (0) to the hand of which the output of the comparator 202 is low, that is, the flip-flop 220 The output signal LA of the constant output stage becomes 1 and the output signal LC of the inverted output stage becomes zero. Therefore, the signal LB through which the signal LC has passed through the inverter 205 becomes 1 and becomes a signal delayed by the time passing through the inverter 205. Comparator 102 generates a quantized binary image signal COMP by comparing video signal Vs with a reference signal value set by semi-fixed resistor R1. The signal COMP and the output signal LA of the flip-flop 220 and the clock signal CLK from the reference clock generator 105 are ANDed at the AND gate 206. That is, the AND gate 206 generates a pulse every clock when the video signal is in the computational domain and its quantized value is 1 (see FIG. 4). The output pulse of the AND gate 206 is counted by a 16-bit counter 230, which may consist of two 8-bit counters 207 and 208, the count value of which is determined by the video signal. The number Q _N of the quantization value 1 is represented. The reason why the 16-bit counter is used is that the resolution of the video data in this embodiment is 256x256, so that the maximum number of points becoming 1 can be 65536. As the clock enable CCLKEN signal of this counter 230, a flip-flop inverted output signal LC is used, and the delayed signal LB is used as a clear signal. That is, the counter 230 performs a count operation only in the calculation area, and its output is output through the latch circuit 240. This latch circuit 240 may also be configured as two 8-bit latches 209 and 210, and the output signal LA of the flip-flop 2200 is used as the latch signal. Thus, a latch operation is performed every frame. do.

다음은 제 3도를 참조하여 Qsx 연산에 대한 설명이 이루어지게 된다. 전술한 X-카운터(103)으로 부터의 출력 신호 COUNT-X는 버퍼(301)를 통해 가산기 회로(320)에 인가된다. 이 버퍼(301)는 전술한 플립-플롭(220)의 반전출력 신호 LC가 로우(0)인 동안 카운트 값을 통과시키게된다. 버퍼(301)로 부터 출력된 카운트 신호 COUNT-X는 누산 회로(Accumulator)(350)에서 누산이 이루어 진다. 이 누산 회로(350)는 8비트 가산기(320)와, 8비트 레지스터(304) 및, 16 비트 카운터(330)를 포함하고 있다. 8비트 가산기(320)는 2개의 4비트 가산기(302, 303)로 구성되며, 그 B단자에는 카운트 신호 COUNT-X가 인가되고 A단자에는 레지스터(304)의 출력이 피드백되어 인가된다. 따라서, 가산기(302)에서는 현재의 카운트 값과 바로 전 클럭 사이클에서의 카운트 값이 합산되어 누적되게 된다. 여기서 가산기(302)는 8비트의 카운트 신호 COUNT-X중 하위 4비트의 가산을 수행하고, 가산기(303)는 상위 4비트의 가산을 수행한다. 레지스터(304)의 클럭 신호 CCLK로는 전술한 플립-플롭(220)의 반전출력 LC를 다시 반전시킨 지연신호LB와, 비교기(102)의 출력신호 COMP 및 기준 클럭 신호 CLK를 AND 게이트(211)를 통해 논리곱 연산하여 발생된 LD 가 이용되고, 지연 신호 LB는 클리어 신호로서 이용된다. 따라서 레지스터304)는 비교기 신호 COMP 와 지연신호 LB가 1일 때, 매 기준 클럭 사이클 마다 가산기(302)의 출력을 래치하여, 다시 그 출력을 가산기(320)으로 피드백 시키므로써, 누산 연산이 이루어지게 된다. 레지스터(304)는 한 프레임이 지난 후, 즉 지연 신호 LB가 로우일 때 클리어된다. 가산기(320)의 캐리 출력은 NAND 게이트(305)에 입력되어 비교기 신호 COMP와 부정 논리곱 연산이 이루어진 다음, 16비트 카운터(330)의 클럭 인에이블 단자 CCLKEN에 입력되어 카운터(330)가 기준 클럭을 카운트하는 것을 가능하게 한다. 이 카운터(330)는 2개의 8비트 카운터(306, 307)로 구성된다. 이들 카운터(306, 207)의 출력과 레지스터(304)의 출력은 양자화값이 1이 되는 X좌표값의 합을 나타내는 Qsx가 되며, 출력 래치 회로(340)를 통해 출력된다. 이 래치회로(340)는 3개의 8비트 래치(308, 309, 310)로 구성되며, 이들 래치는 지연신호 LB에 의해 클리어되고 선택신호 SEL1, SEL2, SEL3에 따라 그 래치된 출력 Qsx를 마이크로프로세서(109)에 제공하게 된다.Next, the Qsx operation will be described with reference to FIG. 3. The output signal COUNT-X from the X-counter 103 described above is applied to the adder circuit 320 via the buffer 301. The buffer 301 passes a count value while the inverted output signal LC of the flip-flop 220 described above is low (0). The count signal COUNT-X output from the buffer 301 is accumulated in the accumulator 350. This accumulation circuit 350 includes an 8-bit adder 320, an 8-bit register 304, and a 16-bit counter 330. The 8-bit adder 320 is composed of two 4-bit adders 302 and 303. The count signal COUNT-X is applied to the B terminal and the output of the register 304 is fed back to the A terminal. Therefore, in the adder 302, the current count value and the count value in the immediately preceding clock cycle are added up and accumulated. Here, the adder 302 adds the lower 4 bits of the 8-bit count signal COUNT-X, and the adder 303 adds the upper 4 bits. The clock signal CCLK of the register 304 is a delay signal LB inverting the inverted output LC of the flip-flop 220 and the output signal COMP and the reference clock signal CLK of the comparator 102 are replaced with the AND gate 211. LD generated by the AND operation is used, and the delay signal LB is used as a clear signal. Therefore, the register 304 latches the output of the adder 302 every reference clock cycle when the comparator signal COMP and the delay signal LB are 1, and feeds the output back to the adder 320 so that the accumulation operation is performed. do. The register 304 is cleared after one frame, i.e., when the delay signal LB is low. The carry output of the adder 320 is input to the NAND gate 305 to perform a negative AND operation with the comparator signal COMP, and then to the clock enable terminal CCLKEN of the 16-bit counter 330 so that the counter 330 is a reference clock. Makes it possible to count. This counter 330 consists of two 8-bit counters 306 and 307. The outputs of the counters 306 and 207 and the output of the register 304 become Qsx representing the sum of the X coordinate values of which the quantization value is 1, and are output through the output latch circuit 340. This latch circuit 340 is composed of three 8-bit latches 308, 309, and 310, which are cleared by the delay signal LB and in accordance with the selection signals SEL1, SEL2, and SEL3, the latched output Qsx is microprocessor. To 109.

비디오 신호의 양자화값이 1인 점의 Y좌표값의 합을 나타내는 함수 Qsy를 계산하기 위한 Qsy 연산기(107)의 구성 및 동작은 제 3도에 도시된 Qsx 연산기(106)의 구성 및 동작과 동일하다. 다만 카운트 신호 COUNT-X 대신에 Y-카운트(104)로 부터의 카운트 신호 COUNT-X가 버퍼에 인가되는 것만이 다를 뿐이다. 따라서 이에 대한 상세한 설명은 생략한다.The configuration and operation of the Qsy calculator 107 for calculating the function Qsy representing the sum of the Y coordinate values of the point where the quantization value of the video signal is 1 is the same as the configuration and operation of the Qsx operator 106 shown in FIG. Do. The only difference is that the count signal COUNT-X from the Y-count 104 is applied to the buffer instead of the count signal COUNT-X. Therefore, detailed description thereof will be omitted.

이와 같이 연산이 이루어진 Qsx, Qsy, Q_N값은 선택 신호 SEL0, SEL1, SEL2, SEL3, SEL4 에 의해 출력되어 각각 디지탈-아날로그 변환기(111, 112, 113 )에 제공되며, 여기서 각각 아날로그 신호 Qsx', Qsy', Q_N'로 변환된다. 이들 아날로그 신호는 디바이더(114, 115)에 인가되며, 여기서 면적 중심의 좌표값(X=Qsx'/Q_N', Y=Qsy'/ Q_N')을 계산하기 위한 나눗셈 연산이 수행된다. 따라서 마이크로프로세서(107)는 이동량(△X = X(t+1)-X(t), △Y = Y(t+1)-y(t))을 계산하기 위한 2번의 뺄셈 연산만으로 이동 물체를 검지할 수 있게 된다. 여기서 X(t+1)과 Y(t+1)는 현재 프레임에서의 면적 중심을 나타내고, X(t)와 Y(t)는 바로 전 프레임에서의 면적 중심을 나타낸다.The Qsx, Qsy, Q _N value calculation is made as the selection signals SEL0, SEL1, SEL2, SEL3, is output by the SEL4 each digital-is provided to analog converter (111, 112, 113), each analog signal, where Qsx ' , Qsy ', Q _N '. These analog signals are applied to the dividers 114 and 115, where division operations are performed to calculate coordinates (X = Qsx '/ Q _N ', Y = Qsy '/ Q _N ') of the area center. Therefore, the microprocessor 107 uses only two subtraction operations to calculate the moving amounts ΔX = X (t + 1) -X (t) and ΔY = Y (t + 1) -y (t). You will be able to detect. Where X (t + 1) and Y (t + 1) represent the area centers in the current frame, and X (t) and Y (t) represent the area centers in the previous frame.

전술한 바와같은 본 발명에 따른 이동 물체 검지 장치를 이용하므로써, 적은 용량의 마이크로프로세서를 이용하여 실시간 처리가 가능해지며, 따라서 자동차 제조 단가를 낮출 수 있다는 장점이 있다.By using the moving object detecting apparatus according to the present invention as described above, it is possible to real-time processing using a small capacity microprocessor, and thus there is an advantage that the cost of manufacturing a vehicle can be lowered.

Claims

이동 물체의 면적 중심을 측정하여 이동 물체를 검지하기 위한 장치에 있어서, 카메라로 부터의 비디오 신호를 수평동기 신호와 수직 동기 신호로 분리하기 위한 동기 분리기 수단과, 상기 비디오 신호와 기준 신호를 비교하여 상기 비디오 신호가 상기 기준 신호보다 크면 하이신호를 출력하고 작으면 로우신호를 출력하기 위한 비교기 수단과, 기준 클럭 신호를 발생하기 위한 기준 클럭 발생 수단과, 상기 동기 분리기 수단 및 상기 기준 클럭 발생기 수단에 연결되어 상기 비디오 신호의 수평축의 좌표값을 카운트하기 위한 제1 카운터 수단과, 상기 동기 분리기 수단에 연결되어 상기 비디오 신호의 수직축의 좌표값을 카운트하기 위한 제2 카운터 수단과, 상기 제2 카운터 수단에 연결되어 이동 물체의 면적 중심 계산을 위한 연산 영역을 설정하기 위한 연산 영역 설정기 수단과, 상기 제1 카운터 수단, 상기 비교기 수단, 상기 기준 클럭 발생기 수단 및 상기 연산 영역 설정기 수단에 연결되어, 상기 비디오 신호의 양자화된 값이 하이가 되는 점들의 수평축 좌표값의 합을 연산하기 위한 제1 연산기 수단과, 상기 제2 카운터 수단, 상기 비교기 수단, 상기 기준 클럭 발생기 수단 및 상기 연산 영역 설정기 수단에 연결되어, 상기 비디오 신호의 양자화된 값이 하이가 되는 점들의 수직축 좌표값의 합을 연산하기 위한 제2 연산기 수단과, 상기 비교기 수단, 상기 기준 클럭 발생기 수단 및 상기 연산 영역 설정기 수단에 연결되어, 상기 비디오 신호의 양자화된 값이 하이가 되는 점들의 수를 합산하기 위한 제3 연산기 수단과, 상기 제1 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제1 디지탈-아날로그 변환기 수단과, 상기 제2 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제2 디지탈-아날로그 변환기 수단과, 상기 제3 연산기 수단의 출력을 아날로그 신호로 변환하기 위한 제3 디지탈-아날로그 변환기 수단과, 상기 제1 디지탈-아날로그 변환기 수단의 출력 신호와 제3 디지탈-아놀로그 변환기 수단의 출력 신호의 나눗셈 연산을 수행하기 위한 제1 디바이더 수단과, 상기 제2 디지탈-아날로그 변환기 수단의 출력 신호와 제3 디지탈-아날로그 변환기 수단의 출력 신호의 나눗셈 연산을 수행하기 위한 제2 디바이더 수단 및, 상기 동기 분리기 수단, 상기 제1 디바이더 수단 및 상기 제2 디바이더 수단에 연결되어, 이동 물체의 면적 중심의 수평축 및 수직축 좌표값의 현재 프레임과 전 프레임 사이의 이동량을 연산하기 위한 마이크로프로세서 수단을 포함해서 이루어진 이동 물체 검지 장치.An apparatus for detecting a moving object by measuring an area center of a moving object, comprising: a synchronous separator means for separating a video signal from a camera into a horizontal synchronous signal and a vertical synchronous signal, and comparing the video signal with a reference signal; A comparator means for outputting a high signal if the video signal is greater than the reference signal and a low signal if it is small, a reference clock generator for generating a reference clock signal, the synchronous separator means and the reference clock generator means. First counter means connected to count coordinate values on the horizontal axis of the video signal, second counter means connected to the sync separator means to count coordinate values on the vertical axis of the video signal, and the second counter means Connected to to set the calculation area for calculating the area center of a moving object. A horizontal axis coordinate value of the points connected to the arithmetic region setter means, the first counter means, the comparator means, the reference clock generator means, and the arithmetic region setter means, wherein the quantized value of the video signal is high; A first arithmetic means for calculating a sum, the second counter means, the comparator means, the reference clock generator means and the arithmetic region setter means, the points of which the quantized value of the video signal becomes high; A second calculator means for calculating the sum of the vertical coordinate values, the comparator means, the reference clock generator means, and the calculation region setter means, the number of points at which the quantized value of the video signal becomes high; A third calculator means for summing and a first digital-analogue for converting the output of said first calculator means into an analog signal; Its converter means, second digital-analog converter means for converting the output of said second calculator means into an analog signal, third digital-to-analog converter means for converting the output of said third calculator means into an analog signal; First divider means for performing a division operation of the output signal of the first digital-analog converter means and the output signal of the third digital-analog converter means, the output signal of the second digital-analog converter means, and the first signal. A second divider means for performing a division operation of the output signal of the three digital-to-analog converter means, and connected to the synchronous separator means, the first divider means and the second divider means, a horizontal axis of the area center of the moving object and Number of microprocessors to calculate the amount of movement between the current frame and the previous frame of the vertical coordinate A moving object detection device consisting including.

제 1 항에 있어서, 상기 연산 영역 설정기 수단은, 상기 제2 카운터 수단의 출력 신호와 임의 설정되는 연산 영역의 초기치를 비교하여 두 신호값이 동일한 경우에만 로우 신호를 출력하는 제1 디지탈 비교기 수단과, 상기 제2 카운터 수단의 출력 신호와 임의 설정되는 연산 영역의 종료치를 비교하여 두 신호값이 동일한 경우에만 로우 신호를 출력하는 제2 디지탈 비교기 수단 및, 상기 제1 디지탈 비교기 수단에 리셋트 단자가 연결되고 상기 제2 디지탈 비교기 수단에 셋트 단자가 연결된 플립-플롭 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.2. The first digital comparator means according to claim 1, wherein said arithmetic region setter means compares the output signal of said second counter means with an initial value of a predetermined arithmetic region and outputs a low signal only when the two signal values are equal. And second digital comparator means for outputting a low signal only when the two signal values are equal by comparing an output signal of the second counter means with an end value of an arbitrarily set arithmetic area, and a reset terminal to the first digital comparator means. And flip-flop means connected to the second digital comparator means and to a set terminal connected to the second digital comparator means.

제 2 항에 있어서, 상기 제3 연산기 수단은, 상기 플립-플롭 수단의 반전 출력 신호를 반전시키기 위한 인버터 수단과, 상기 플립-플롭 수단의 정출력 신호와 상기 비교기 수단의 출력 신호 및, 상기 기준 클럭 신호를 논리곱 연산하기 위한 논리곱 연산 수단과, 상기 논리곱 연산 수단의 출력 신호가 입력되는 클럭 단자와, 상기 플립-플롭 수단의 반전 출력 신호가 입력되는 클럭 인에이블 단자 및, 상기 인버터 수단의 출력 신호가 입력되는 클리어 단자를 가진 제3 카운터 수단 및, 상기 제3 카운터 수단의 출력 신호를 래치하기 위한 출력 래치 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.3. The apparatus of claim 2, wherein the third calculator means comprises: inverter means for inverting an inverted output signal of the flip-flop means, a constant output signal of the flip-flop means and an output signal of the comparator means, and the reference An AND operation means for performing an AND operation on a clock signal, a clock terminal to which an output signal of the AND product is input, a clock enable terminal to which an inverted output signal of the flip-flop means is input, and the inverter means And a third counter means having a clear terminal to which an output signal of the second input signal is input, and an output latch means for latching an output signal of the third counter means.

제 1항 또는 제 3항에 있어서, 상기 제1 연산기 수단은, 상기 제1 카운터 수단의 출력 신호를 버퍼링하기 위한 제1 버퍼 수단과, 상기 제1 버퍼 수단과 상기 비교기 수단에 연결되어, 상기 비교기 수단의 출력이 하이 일때 상기 버퍼 수단의 출력 신호값을 누산하기 위한 제1 누산기 수단 및, 상기 제1 누산기 수단의 출력 신호를 래치하기 위한 제1 출력 래치 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.4. The comparator according to claim 1 or 3, wherein the first calculator means is connected to first buffer means for buffering an output signal of the first counter means, to the first buffer means and to the comparator means. A first accumulator means for accumulating the output signal value of the buffer means when the output of the means is high, and a first output latch means for latching the output signal of the first accumulator means. Device.

제 4항에 있어서, 상기 제1 누산기 수단은, 상기 버퍼 수단의 출력을 합산하기 위한 제1 가산기 수단과, 상기 제1 가산기 수단의 출력을 일시 저장하고 그 출력은 상기 제1 가산기 수단으로피드백 되도록 구성된 제1 레지스터 수단과, 상기 제1 가산기 수단의 캐리 출력 신호와 상기 비교기 수단의 출력 신호를 부정 논리곱 연산하기 위한 제1 부정 논리곱 수단 및, 상기 기준 클럭 신호가 입력되는 클럭 단자와 상기 제1 부정 논리곱 연산 수단의 출력이 입력되는 클럭 인에이블 단자를 가진 제4 카운터 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.5. The apparatus of claim 4, wherein the first accumulator means comprises: a first adder means for summing the outputs of the buffer means, and an output of the first adder means to be temporarily stored and the output fed back to the first adder means. A first register means configured to perform a logical AND operation on the carry output signal of the first adder means and the output signal of the comparator means, a clock terminal to which the reference clock signal is input, and the first And a fourth counter means having a clock enable terminal to which the output of the one negative AND product is input.

제 1항 또는 제 3항에 있어서, 상기 제2 연산기 수단은, 상기 제2 카운터 수단의 출력 신호를 버퍼링하기 위한 제2 버퍼 수단과, 상기 제2 버퍼 수단과 상기 비교기 수단에 연결되어, 상기 비교기 수단의 출력이 하이 일 때 상기 제2 버퍼 수단의 출력 신호값을 누산하기 위한 제2 누산기 수단 및, 상기 제2 누산기 수단의 출력 신호를 래치하기 위한 제2 출력 래치 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.4. The comparator according to claim 1 or 3, wherein the second calculator means is connected to second buffer means for buffering an output signal of the second counter means, the second buffer means and the comparator means, A second accumulator means for accumulating the output signal value of the second buffer means when the output of the means is high, and a second output latch means for latching the output signal of the second accumulator means. Moving object detection device.

제 6항에 있어서, 상기 제2 누산기 수단은, 상기 제2 버퍼 수단의 출력을 합산하기 위한 제2 가산기 수단과, 상기 제2 가산기 수단의 출력을 일시 저장하고 그 출력은 상기 제2 가산기 수단으로 피드백 되도록 구성된 제2 레지스터 수단과, 상기 제2 가산기 수단의 캐리 출력 신호와 상기 비교기 수단의 출력 신호를 부정 논리곱 연산하기 위한 제2 부정 논리곱 수단 및, 상기 기준 클럭 신호가 입력되는 클럭 단자와 상기 제2 부정 논리곱 연산 수단의 출력이 입력되는 클럭 인에이블 단자를 가진 제5 카운터 수단을 포함하는 것을 특징으로 하는 이동 물체 검지 장치.7. The apparatus of claim 6, wherein the second accumulator means comprises: a second adder means for summing the outputs of the second buffer means, and an output of the second adder means temporarily and the output is to the second adder means. Second register means configured to be fed back, second negative AND means for negating the carry output signal of the second adder means and the output signal of the comparator means, and a clock terminal to which the reference clock signal is input; And fifth counter means having a clock enable terminal to which the output of the second negative AND product is input.