KR0142038B1 - 정적형 반도체 메모리 다바이스 - Google Patents

정적형 반도체 메모리 다바이스

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KR0142038B1
KR0142038B1 KR1019940026718A KR19940026718A KR0142038B1 KR 0142038 B1 KR0142038 B1 KR 0142038B1 KR 1019940026718 A KR1019940026718 A KR 1019940026718A KR 19940026718 A KR19940026718 A KR 19940026718A KR 0142038 B1 KR0142038 B1 KR 0142038B1
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다까시 야마구찌
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

정적형 메모리 셀은 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함한다. 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되어, P-채널형 MOS 트랜지스터내에 고저항을 유지시키고 소프트웨어 에러에 대한 만족한 내성을 제공한다.

Description

정적형 반도체 메모리 디바이스
제1도는 본 발명에 따른 정적형 반도체 디바이스의 한 실시예의 등가 회로도.
제2도는 본 발명의 정적형 반도체 디바이스의 한 실시예의 평면도.
제3도는 본 발명에 따른 정적형 반도체 디바이스의 한 실시예에 사용된 박막 트랜지스터의 평면도.
제4도는 제3도의 선 A-A를 따라 절취된 단면도.
제5도는 종래의 적정형 반도체 디바이스의 등가 회로도.
제6도는 종래의 정적형 반도체 디바이스의 평면도.
제7도는 종래의 박막 트랜지스터를 도시하는 평면도.
제8도는 제7도의 선 B-B를 따라 절취된 단면도.
* 도면의 주요 부분에 대한 부호의 설명
N1,N2:노드 T1,T3:P-채널형 MOS 트랜지스터
T2,T4:N-채널형 MOS 트랜지스터 7,8,24,25:게이트 전극
9,10:비트라인 13,14:TFT 게이트 전극
17-20:관통구 23:절연층
본 발명은 일반적으로 정적형 반도체 메모리 디바이스(static-type semiconductor memory device)에 관한 것이다. 특히, 본 발명은 메모리 셀의 부하 소자로서 박막 트랜지스터를 사용하는 정적형 반도체 메모리 디바이스에 관한 것이다.
종래의 정적형 반도체 메모리 디바이스는 제5도에 도시된 등가 회로로서 설명될 수 있는 메모리 셀 부분을 갖고 있다. 즉, 메모리 셀 부분을 형성하는 플립-플롭은 P-채널형 MOS 트랜지스터(T1) 및 N-채널형 MOS 트랜지스터(T2)가 직렬로 접속되어 있는 인버터 회로와 P-채널형 MOS 트랜지스터(T3) 및 N-채널형 MOS 트랜지스터(T4)가 교차 접속되어 있는 인버터 회로의 교차 접속에 의해 형성된다.
플립-플롭에서, 1 또는 0의 데이타가 P-채널형 MOS 트랜지스터(T1)와 N-채널형 MOS 트랜지스터(T2) 사이의 저장 노드(N1) 및 P-채널형 MOS 트랜지스터(T3)과 N-채널형 MOS 트랜지스터(T4) 사이의 저장 노드(N2)내에 임의적으로 자장된다.
각각의 저장 노드들(N1 및 N2)에 접속된 N-채널형 MOS 트랜지스터(T5 및 T6)은 저장 노드중의 해당하는 하나의 노드로부터의 판독 동작과 저장 노드중 하나의 노드에의 기입 동작을 위해 전송 게이트들을 형성한다. 이 N-채널형 MOS 트랜지스터(T5 및 T6)은 워드라인 및 비트라인에 접속된다. 이들 워드라인과 비트라인을 적절히 선택함으로써, 임의적인 하나의 메모리 셀을 선택할 수 있다. 여기서, R3 및 R4는 저항 소자들을 나타낸다.
최근에, 메모리 용량이 4Mbit 이상인 정적형 반도체 메모리 디바이스와 같은 고밀도 메모리에서, P-채널형 MOS 트랜지스터(T1 및 T3)은 박막 트랜지스터(TFT)로 형성되고, N-채널형 MOS 트랜지스터(T2 및 T4)의 상부층에 배치된다. 이런 기술은 4Mbit SRAM 제조의 시작(Starting of 4Mbit SRAM Manufacturing)(1991년 6월 출판, 니케이 마이크로 디바이스지 통권 72호 35 내지 62 페이지)
즉, 제6도에 도시된 바와 같이, N+형 확산층(1 내지 3; 불순물 도프된 영역)은 N-채널형 MOS 트랜지스터(T4 및 T6)의 소스 및 드레인 영역을 형성하는 실리콘 반도체 기판의 표면상에 선택적으로 형성되고, N+형 확산층(4 내지 6)은 N-채널형 MOS 트랜지스터(T2 내지 T5)의 소스 및 드레인 영역이다.
참조부호 7은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T4)의 게이트 전극을 나타내고, 8은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T2)의 게이트 전극을 나타낸다.
참조부호 9 및 10은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성되어 N-채널형 MOS 트랜지스터(T5 및 T6)의 게이트 전극으로 사용되는 워드라인들을 나타낸다. 참조부호 11 및 12는 다결정 실리콘층(제2 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T2 및 T4)의 접지 배선(GND)을 나타낸다.
참조부호 24 및 25는 다결정 실리콘층(제3 다결정 실리콘층)으로 형성된 P-채널형 MOS 트랜지스터(T1 및 T3)의 TFT 게이트 전극들을 나타낸다. 참조부호 15 및 16은 P-채널형 MOS 트랜지스터(T1 및 T3)의 소스 및 드레인 채널 영역 및 Vcc 배선으로 사용되는 다결정 실리콘층(제4 다결정 실리콘층)을 나타낸다.
참조부호 17 및 18은 N+확산층과 접지 배선을 접속하기 위한 관통구(through hole)를 나타내고, 19와 20은 게이트 전극을 동시에 접속하기 위한 관통구를 나타내며, 21 및 22는 TFT 전극 및 TFT 드레인 영역을 접속하는 관통구를 나타낸다.
또한, N+확산층(1 내지 4)에서, 비트 라인들(도시되지 않음)을 접속하기 위해 관통구(도시되지 않음)가 개방된다. 상술한 구성에서, 반도체 기판의 표면상에 메모리 셀이 실현된다.
반면, 제7도 및 제8도에 도시된 바와 같이, N-채널형 MOS 트랜지스터(T2)의 상부층에 배치된 박막 트랜지스터는 TFT 게이트 전극(25; 제3 다결정 실리콘층) 및 P-채널형 MOS 트랜지스터(T1)의 소스, 드레인 및 채널 영역을 형성하는 다결정 실리콘층(제4 다결정 실리콘층)을 포함한다.
다결정 실리콘층(16)의 P+주입 영역(16a)은 Vcc 배선으로 사용되는 소스 영역이다. P+주입 영역(16a)에는 고농도 P형 불순물(P+)가 주입된다. P-주입 영역(16b) 및 P+주입 영역(16c)는 드레인 영역들이다. P-주입 영역(16b)에는 저농도 P형 불순물(P-)가 주입되고, P+주입 영역(16c)에는 고농도 P형 불순물(P+)가 P-주입 영역(16b)와 인터페이싱(interfacing)하여 주입된다.
참조부호 23은 TFT 게이트 전극(25)와 다결정 실리콘층(16) 사이에 배치된 절연층을 나타낸다. 상술한 구성으로, 박막 트랜지스터가 형성된다.
최근, 정적형 반도체 메모리 디바이스에는 소프트웨어 에러가 패키징, 배선물질 등으로부터 발생된 α선에 기인하여 저장 데이타를 반전시킨다는 문제점이 있다.
이러한 소프트웨어 에러를 다루는 방법으로서, P-채널형 MOS 트랜지스터(T1)과 N-채널형 MOS 트랜지스터(T2) 사이 및 P-채널형 MOS 트랜지스터(T3)과 N-채널형 MOS 트랜지스터(T4) 사이에 삽입되는 저항 소자(R3 및 R4)를 제공하고, 이 저항 소자(R3 및 R4)가 고저항을 갖게 하는 방법이 제안되어 왔다.
이러한 기술은 웨다(Ueda), 사사끼(Sasaki), 이시바시(Ishibashi), 야마나까(Yamanaka)의 폴리실리콘 다결정 PMOS 부하형 메모리 셀의 소프트 에러 내성(내성耐性) 향상(Improvment of Soft Error Immunity in a Polysilicon PMOS Load Memory Cell)이라는 제목으로 1991년 일본 전자정보통신 학회 추계대회 예고집 C-427, 55-141 페이지에 기술되어 있는데, 여기에는 저항 소자(R3 및 R4)용 고저항에 의해 소프트웨어 에러를 향상시키는 방법이 기록되어 있다.
저항 소자(R3 및 R4)의 보다 높은 저항은 TFT 게이트 전극(24 및 25)의 시트 저항에 보다 높은 저항을 제공함으로써 달성될 수 있다. 전형적으로 1 x 1019내지 1 x 1029atom/cm3의 인(phosphorous) 이온이 TFT 게이트 전극(24 및 25)에 유입되는데, 고저항이 인 이온의 유입략을 1 x 1017내지 1 x 1019로 감소시킬 수 있다.
소프트웨어 에러에 대해 제5도를 참조하여 설명한다. 제5도에서는, 각각의 데이타 1 및 0이 노드(N1 및 N2)내에 저장된다고 가정한다. 팩키지로부터 α선이 발생되어 저장 노드(N1)를 때린 때, 저장 노드(N1)내에 저장된 전하는 1 에서 0으로 저장 노드의 내용을 반전시키는 것을 철회한다.
따라서, 게이트 입력으로서 저장 노드(N1)의 전위를 갖는 P-채널형 MOS 트랜지스터(T3) 및 N-채널형 MOS 트랜지스터(T4)는 각각 ON 및 OFF로 된다. 결과적으로, 저장 노드(N2)의 내용은 0에서 1로 반전된다. 그러므로, 메모리 셀내에 저장된 데이타는 완전히 파괴된다.
여기서, 고저항이 저항 소자(R4)에 제공될 때, 저장 노드(N1)으로부터 P-채널형 MOS 트랜지스터(T3)의 TFT 게이트 전극으로의 전달 속도는 상당히 느려져서 P-채널형 MOS 트랜지스터(T3)이 턴온되는 것을 어렵게 한다. 결과적으로, 0에서 1로의 저장 노드(N2)의 반전이 금지될 수 있다.
또한, 저장 노드(N2)의 내용이 0으로 유지되기 때문에, 한번 반전된 저장 노드(N1)은 0에서 1로 복구되기 위해 P-채널형 MOS 트랜지스터(T1)에 의해 재충전될 수 있다.
그러므로, α선이 메모리 셀의 저장 노드를 때리는 경우라도, 메모리 셀내에 저장된 데이타는 파괴될 수 없다. 상술한 바와 같이, 저항 소자(R3 및 R4)에 대해 고저항을 제공함으로써, 소프트웨어 에러에 대한 내성이 향상될 수 있다.
여기서, 저항 소자(R3 및 R4) 및 TFT 게이트 전극들에 고저항이 제공되는 문제에 대해 논의하겠다. 반도체 디바이스 제조 프로세스의 열처리 단계에서는, 게이트 전극(제1 다결정 실리콘층)내로 주입된 인 이온이 관통구를 통해 TFT 게이트 전극들로 확산되는 것이 가능하다.
즉, TFT 게이트 전극내로 고저항을 위해 주입된 인 이온의 양의 감소에도 불구하고, 인 이온이 관통구를 통해 게이트 전극(제1 다결정 실리콘층)내로 주입될 수 있기 때문에 TFT 게이트 전극의 고저항을 달성하는 것은 가능하지 않다.
본 발명은 상술한 종래 기술의 문제점을 해소하려는 의도이다. 그러므로, 본 발명의 목적은 인 이온이 관통구를 통해 주입될 때 TFT 게이트 전극에서 고저항을 유지할 수 있어서 우수한 소프트웨어 에러 내성을 갖는 메모리 셀을 실현할 수 있는 정적형 반도체 디바이스를 제공하는 것이다.
본 발명의 한 특징에 따라, 정적형 메모리 셀은
반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하고,
상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층들로 형성된다.
본 발명의 다른 특징에 따라, 정적형 반도체 메모리 디바이스는
각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성된 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로로 구성된 메모리 셀을 포함하고,
상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층들로 형성된다.
본 발명의 또다른 특징에 따라, 반도체 기판내에 제공된 한 쌍의 구동용 제1 도전성 MOS 트랜지스터와 상기 한 쌍의 제1 도전성 MOS 트랜지스터의 상부층에 제공되고 박막으로 형성된 한 쌍의 부하 소자용 제2 도전성 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하는, 정적형 반도체 메모리 디바이스 제조용 메모리 셀은
반도체 기판상에 형성된 제1 도전성 불순물 확산 영역;
상기 제1 도전성 MOS 트랜지스터의 게이트 전극들 및 워드라인을 한정하는 반도체 기판에 형성되는 제1 다결정 실리콘층;
상기 제1 도전성 MOS 트랜지스터의 접지 배선을 한정하는 제2 다결정 실리콘층;
상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극들을 형성하고, 2 내지 45atom%의 산소를 함유하는 다결정 실리콘으로 형성되는 제3 다결정 실리콘층;
상기 제2 도전성 MOS 트랜지스터용 소스 및 드레인 채널 영역 및 Vcc 배선을 한정하는 제4 다결정 실리콘층;
상기 제1 도전성 불순물 확산층과 접지 배선을 접속하는 제1 관통구; 및
상기 제1 도전성 MOS 트랜지스터의 게이트 전극, 상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극 및 상기 제1 도전성 불순물 확산 영역을 접속하는 제2 관통구
를 포함한다.
본 발명은 첨부된 도면을 참조하여 본 발명의 양호한 실시예로부터 더 상세히 이해될 것이다. 그러나, 양호한 실시예는 본 발명을 제한하려는 것이 아니고 설명과 예시만을 위한 것이다.
첨부된 도면, 특히 제1도 내지 제4도를 참조하여 본 발명에 대해 상세히 설명한다. 후술되는 설명들에서, 많은 특정한 상세가 본 발명의 이해를 제공하기 위해 설명된다. 그러나, 본 기술 분야의 숙련된 자들은 본 발명을 이러한 특정 상세가 없이도 실시할 수 있을 것이다. 다른 예에서는, 본 발명의 불필요한 부분을 나타내지 않기 위해 공지된 구조는 상세히 도시되지 않았다.
본 발명에 따른 반도체 디바이스의 한 실시예는 TFT 게이트 전극 물질이 다결정 실리콘에서 2 내지 45atom% 산소를 함유하는 다결정 실리콘(SIPOS)으로 바뀐것을 제외하고는 제5도 내지 제8도의 반도체 디바이스와 거의 동일하다. 다음의 설명에서, 종래 기술과 동일한 부분의 소자에는 동일한 참조부호가 붙여졌다.
즉, 본 발명에 따른 반도체 디바이스의 한 실시예에서, 메모리 셀 부분을 형성하는 플립-플롭은 P-채널형 MOS 트랜지스터(T1)과 N-채널형 MOS 트랜지스터(T2)가 직렬로 접속된 인버터, 및 P-채널형 MOS 트랜지스터(T3)과 N-채널형 MOS 트랜지스터(T4)가 교차로 접속된 인버터를 포함한다. 종래 기술에서와 같이, 인버터들은 교차 접속된다.
플립-플롭 회로에서, 데이타 1 및 0은 P-채널형 MOS 트랜지스터(T1)과 N-채널형 MOS 트랜지스터(T2) 사이의 저장 모드(N1) 및 P-채널형 MOS 트랜지스터(T3)과 N-채널형 MOS 트랜지스터(T4) 사이의 저장 모드(N2)내에 임의로 저장될 수 있다.
저장 노드(N1 및 N2)에 접속된 N-채널형 MOS 트랜지스터(T5 및 T6)은 전송 게이트를 형성하고, 워드라인 및 비트라인에 접속된다. 워드라인과 비트라인을 적절히 선택함으로써 임의적인 메모리 셀이 선택될 수 있다. 여기서 R1 및 R2는 저항 소자이다.
상술한 P-채널형 MOS 트랜지스터(T1 및 T3)은 박막 트랜지스터로 형성되고, N-채널형 MOS 트랜지스터(T2 및 T4)의 상부에 배치된다.
즉, 제2도에서 도시된 바와 같이, 실리콘으로 형성된 반도체 기판의 표면상에는 N+형 확산층(불순물 도프된 영역; 1 내지 3)이 N-채널형 MOS 트랜지스터(T4 및 T6)의 소스 및 드레인 영역을 형성하기 위해 형성된다. 또한, N+형 확산층(4 내지 6)이 N-채널형 MOS 트랜지스터(T2 및 T5)의 소스 및 드레인 영역을 형성하기 위해 반도체 기판상에 형성된다.
참조부호 7은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T4)의 게이트 전극을 표시하고, 참조부호 8은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T2)의 게이트 전극을 표시한다.
참조부호 9 및 10은 다결정 실리콘층(제1 다결정 실리콘층)으로 형성되고, 또한 N-채널형 MOS 트랜지스터(T5 및 T6)의 게이트 전극들로 사용되는 워드 라인을 나타낸다. 참조부호 11 및 12는 다결정 실리콘층(제2 다결정 실리콘층)으로 형성된 N-채널형 MOS 트랜지스터(T2 및 T4)의 접지 배선(GND)을 나타낸다.
참조부호 13 및 14는 2 내지 45atom%, 더욱 양호하게는 10 내지 15atom%의 산소를 함유하는 다결정 실리콘층(제3 다결정 실리콘층)으로 형성된 P-채널형 MOS 트랜지스터(T1 및 T3)의 TFT 게이트 전극들을 표시한다. 참조부호 15 및 16은 P-채널형 MOS 트랜지스터의 소스 및 드레인 채널 영역을 형성하고, 또한 Vcc 배선으로 사용되는 다결정 실리콘층(제4 다결정 실리콘층)을 나타낸다.
참조부호 17 및 18은 N+확산층과 접지 배선을 접속하기 위한 관통구들을 나타내고, 참조부호 19 및 20은 게이트 전극, TFT 게이트 전극과 N+확산층을 동시에 접속하기 위한 관통구를 표시하며, 참조부호 21 및 22는 TFT 전극들과 TFT 드레인 영역을 접속하기 위한 관통구를 표시한다.
또한, N+확산층(1 내지 4)에서, 비트 라인(도시하지 않음) 접속용 관통구(도시하지 않음)는 개방된다. 상술한 구조에서, 반도체 기판의 표면상에 메모리 셀이 실현된다.
반면, 제3도 및 제4도에 도시된 바와 같이, N-채널형 MOS 트랜지스터(T2)의 상부층에 배치된 박막 트랜지스터는 2 내지 45atom%의 산소를 함유하는 TFT 게이트 전극(14; 제3 다결정 실리콘층) 및 P-채널형 MOS 트랜지스터(T1)의 소스 및 드레인 영역을 형성하는 다결정 실리콘층(16; 제4 다결정 실리콘층)을 포함한다.
다결정 실리콘층(16)의 P+주입영역(16a)는 Vcc 배선으로 사용되는 소스 영역이다. P+주입 영역(16a)에는, 고농도의 P형 불순물 (P+)이 주입된다. P-주입 영역(16b) 및 P+불순물 영역(16c)는 드레인 영역들이다. P-주입 영역(16b)에는, 저농도의 P형 불순물(P-)이 주입되고, P+주입 영역(16c)에는 고농도 P형 불순물(P+)이 P-주입 영역(16b)와 인터페이싱하여 주입된다.
참조부호 23은 TFT 게이트 전극(25)와 다결정 실리콘층(16) 사이에 배치된 절연층을 나타낸다. 이러한 구조로써, 박막 트랜지스터가 형성된다.
여기서, 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층에 대해 논의한다. 1Mbit 이하의 저장 용량을 갖는 소형 저장 정적형 반도체 메모리 디바이스에서 ,다결정 실리콘층으로 된 저항기는 박막 트랜지스터 대신에 메모리 셀을 위한 부하로서 사용된다.
저항값을 안정화시키고 다결정 실리콘층에 대해 고저항을 제공하기 위해, SIPOS라고 불리는 기술이 사용된다. 이 SIPOS는 인과 같은 불순물이 관통구를 통해 확산될 때, 저항값의 변화가 적다는 우수한 특징이 있다고 공지되어 있다. SIPOS를 사용하는 고저항 부하 소자의 기술로서는, 일본특허 공개 공보(kokai) 제 헤이세이(HeiSei) 2-58868호에 기술되어 있다. 상술한 공개공보의 기술은 본 명세서에 참조되었다.
따라서, SIPOS로 제2도 내지 제4도의 TFT 게이트 전극(13 및 14)를 형성함으로써, 인과 같은 불순물이 관통구를 통해 확산되는 경우에 고저항이 유지될 수 있다. 그러므로, 소프트웨어 에러에 대한 내성이 향상될 수 있다. 특히, 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층에 대한 상기 효과는 실험을 통해 확인될 수 있다.
상술한 바와 같이, 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층(SIPOS)으로 정적형 반도체 디바이스의 메모리 셀내에 사용된 P-채널형 MOS 트랜지스터(T1 및 T3)을 형성함으로써, 인과 같은 불순물이 관통구를 통해 확산될 때 고저항을 유지시킬 수 있다. 그러므로, 소프트웨어 에러에 대한 우수한 내성이 실현될 수 있다.
본 발명이 본 발명의 전형적인 실시예에 대해 도시 및 기술되었지만, 이것은 본 기술 분야의 숙련된 자들에게는 명백할 것이도, 본 발명의 다른 변형, 생략 및 첨가가 본 발명의 취지 및 범위를 벗어남이 없이 행해질 수 있다는 것을 이해해야 한다. 그러므로, 본 발명은 상술한 특정 실시예에 제한되는 것이 아니고, 첨부된 특허청구의 범위에 기술되어 있는 범위에 포함되는 모든 가능한 실시예들을 포함한다.

Claims (18)

  1. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성된 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭을 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀(static-type memory cell).
  2. 제1항에 있어서, 상기 박막 트랜지스터는 상기 부하 소자용 P-채널형 MOS 트랜지스터의 소스 및 드레인 채널 영역을 형성하는 다결정 실리콘층, 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극 및 상기 다결정 실리콘층과 상기 게이트 전극 사이에 삽입된 절연층을 포함하는 것을 특징으로 하는 정적형 메모리 셀.
  3. 제1항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀.
  4. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들로 구성된 메모리 셀 어레이를 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  6. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 정적형 메모리 셀.
  7. 제1항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀.
  8. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들로 구성된 메모리 셀 어레이를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  9. 제8항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 메모리 셀.
  10. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고, 박막 트랜지스터로 형성된 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트라인 사이에 전송 게이트로서 제공되는 한 쌍의 N-채널형 MOS 트랜지스터를 포함하며, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  11. 제10항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  12. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인 사이에 전송 게이트로서 제공되는 한 쌍의 N-채널형 MOS 트랜지스터로 구성된 메모리 셀 어레이를 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  13. 제12항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층인 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  14. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 전송 게이트로서 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인 사이에 전송 게이트로서 각각 제공되는 한 쌍의 N-채널형 MOS 트랜지스터를 포함하며, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  15. 제14항에 있어서, 상기 게이트 전극이 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 메모리 셀.
  16. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들과, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인들 사이에 전송 게이트로서 제공되는 한 쌍의 전송용 N-채널형 MOS 트랜지스터로 구성된 메모리 셀 어레이를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  17. 제16항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  18. 반도체 기판내에 제공된 한 쌍의 구동용 제1 도전성 MOS 트랜지스터와 상기 한 쌍의 제1 도전성 MOS 트랜지스터의 상부층에 제공되고 박막으로 형성되는 한 쌍의 부하 소자용 제2 도전성 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하는 정적형 반도체 메모리 디바이스 제조용 메모리 셀에 있어서, 상기 제1 도전성 MOS 트랜지스터의 게이트 전극 및 워드라인을 한정하는 반도체 기판에 형성되는 제1 다결정 실리콘층; 상기 제1 도전정 MOS 트랜지스터의 접지 배선을 한정하는 제2 다결정 실리콘층; 상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극들을 한정하고, 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘으로 형성되는 제3 다결정 실리콘층; 상기 제2 도전성 MOS 트랜지스터용 소스 및 드레인 채널 영역 및 Vcc 배선을 한정하는 제4 다결정 실리콘층; 제1 도전성 불순물 확산층과 접지 배선을 접속하는 제1 관통구; 및 상기 제1 도전성 MOS 트랜지스터의 게이트 전극, 상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극 및 상기 제1 도전성 불순물 확산 영역을 접속하는 제2 관통구를 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스용 메모리 셀.
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