KR0141667B1 - 비트라인의 결함구제가 효율적으로 이루어지는 반도체 메모리 장치 및 그 결함구제 제어방법 - Google Patents

비트라인의 결함구제가 효율적으로 이루어지는 반도체 메모리 장치 및 그 결함구제 제어방법

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KR0141667B1 KR1019940009019A KR19940009019A KR0141667B1 KR 0141667 B1 KR0141667 B1 KR 0141667B1 KR 1019940009019 A KR1019940009019 A KR 1019940009019A KR 19940009019 A KR19940009019 A KR 19940009019A KR 0141667 B1 KR0141667 B1 KR 0141667B1
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Abstract

본 발명은 특히 비트라인에서 발생하는 결함을 예비충전회로를 이용하여 효율적으로 감지 및 구제함에 의해 칩의 보다 효율적인 결함구제가 이루어지도록 하는 반도체메모리장치 및 그 비트라인의 결함구제제어방법에 관한 것으로, 본 발명에 의한 반도체메모리장치 및 그 비트라인의 결함구제제어방법은, 동일칩상에 형성되고 웨이퍼테스트시 소정의 전압이 공급되는 패드와, 상기 패드에 걸리는 전압을 입력하고 이 입력된 레벨에 응답된 신호를 출력하는 전송수단과, 어드레스의 입력에 응답된 신호를 입력하는 제1논리회로와, 상기 전송수단과 제1논리회로의 각 출력신호를 입력하고 이 입력에 응답하여 비트라인예비충전신호를 발생하는 제2논리회로를 각각 포함하여 이루어지는 예비충전신호발생회로를 구비하고, 상기 웨이퍼테스트시 상기 패드에 공급된 전압에 의해 비트라인의 결함여부가 결정되도록 하는 기술을 개시하고 있다. 이와 같은 본 발명에 의한 반도체메모리장치 및 그 비트라인 결함구제제어방법은, 비트라인 예비충전신호의 발생을 외부에서 제어하여 비트라인결함으로 판명난 다이에 대해서만 선별적으로 결함구제를 실시하므로서, 전체적인 테스트타임의 단축을 얻을 수 있다. 또한 비트라인결함에 의해 발생된 대기시 전류소비결함을 보다 신뢰성있게 구제할 수 있으며, 잘못된 결함구제의 실시에 의해 전류소비가 크게 발생되는 칩을 완성하는 위험을 방지하는 효과가 있다.

Description

비트라인의 결함구제가 효율적으로 이루어지는 반도체메모리장치 및 그 결함구제제어방법
제1도는 본 발명이 적용되는 당 기술분야에 통상의 웨이퍼 결함구제과정을 개략적으로 보여주는 도면.
제2도는 통상의 스테이틱램의 구성에서 종래의 비트라인 예비충전신호를 공급하는 구성을 보여주는 도면.
제3도는 본 발명에 따른 결함구제제어방법을 구현하기 위한 비트라인 예비충전회로의 실시예를 보여주는 회로도.
제4도는 제3도의 구성에 따른 각 신호들의 공급레벨을 보여주는 도면.
본 발명은 반도체메모리장치(semiconductor memory device)에 관한 것으로, 특히 비트라인에서 발생하는 결함을 예비충전(precharge)회로를 이용하여 효율적으로 감지(detecting) 및 구제(repair)함에 의해 칩(chip)의 보다 효율적인 결함구제(redundancy)가 이루어지도록 하는 반도체메모리장치 및 그 비트라인의 결함구제제어방법에 관한 것이다.
당기술분야에 있어서, 웨이퍼공정(wafer process)을 통해 제조되는 집적회로중에서도 예컨대 다이나믹램(dynamic RAM)이나 스테이틱램(static RAM)과 같은 반도체메모리장치의 경우에는 칩의 패키지(package)공정 전(前) 또는 그 후(後)에 내부회로들의 신뢰성을 검사하기 위하여 번-인(Burn-In) 테스트를 실시한다. 이 번-인 테스트는 동일칩상에 내장되며 극미세화된 크기로 이루어지는 메모리쎌(memory cell)들의 결함(defect)을 검출하거나 또는 메모리쎌들의 강도를 시험하기 위한 것으로서, 각 메모리쎌들에 외부공급전원 또는 그 이상의 고전압을 장시간동안 공급함에 의해 그 결함여부를 검사하게 된다. 실제적으로 이 번-인테스트는 모든 집적회로제조회사에서 사용되고 있는 기술이며, 보다 효율적인 번-인테스트를 실시하기 위한 여러 노력들이 진행되고 있는 실정이다. 칩의 패키지공정후에 실시하는 번-인테스트의 경우에는, 기판과 다이패드(Die PAD)(후술되는 용어중에서 다이라 함은 웨이퍼상에서의 집적회로를 의미한다. 이 기술분야에 주지의 사실인 바와 같이 '다이'와 '칩'과 '집적회로'라는 용어들은, 와이어본딩(wire-bonding)과정의 진행전 또는 후에 따라 다르게 사용되어질 수도 있으나, 궁극적으로는 서로 동일한 용어로 사용하기도 한다.)와의 접촉(contact)불량으로 인한 번-인탈출(burn-in escape)과 테스트 과잉진행(test over-killing)문제가 발생할 가능성이 있다. 그리고 대량의 기판자재(substrate material), 범용보드(universal board) 및 시스템제작 등으로 인하여 양산비용이 비싸고, 대량생산이 어려운 문제가 있는 바, 웨이퍼상태에서 번-인을 실시하는 방법이 선호되어 왔다. 웨이퍼번-인의 경우 패키지 번-인보다 결함체크 및 이에 따른 리페어(repair)가 용이하여 반도체제조회사에서 많이 사용되고 있는 번-인방법이다. 이를 살펴보면 다음과 같다. 휴 W 리틀베리(Hugh W. Littlebury)외 1인이 공동으로 발명하여 모토롤라(Motorola)사에게 양도된 미합중국 특허 4,968,931호(등록일:1990년 11월 6일, 발명의 명칭:APPARATUS AND METHOD BURNING IN INTEGRATED CIRCUIT WAFERS)는 웨이퍼상태에서 번-인테스트를 실시하기 위한 장치에 관한 기술을 개시하고 있다.
이와 관련하여 제1도는 당 기술분야에 통상의 웨이퍼 결함구제과정을 개략적으로 그리고 간략하게 보여주고 있다. 제1도를 참조하면, 웨이퍼레벨에서의 테스트흐름은, 예비레이저소팅(pre-laser sorting)과정 2가 진행되고 나서 테스트장비를 통하여 다이내에 구현되는 테스트용 패드를 통해 소정의 전압을 인가하여 특히 대기(stand-by)모드시 소비전류의 발생을 검사한다. 여기서 도면부호 4로 표시된 과정과 같이 대기모드시 소비전류가 적게 발생되는 다이의 경우에는 바로 결함구제과정 10을 진행하게 된다. 그러나 도면부호 6으로 표시된 과정과 같이 대기모드시 소비전류가 많이 발생되는 다이의 경우에는, 도면부호 8로 나타난 과정과 같이, 결함구제가 가능한 다이인지의 여부를 판단하게 된다. 여기서 도면부호 12로 나타나 과정과 같이 결함구제가 불가능한 다이가 있을 수 있다. 이것의 예를 들면, 노멀 메모리쎌에서 발생한 결함이 결함구제용 쎌보다 많은 경우와 같이 결함구제가 불가능한 경우가 발생되어질 수 있다. 이와 같이 결함구제가 불가능한 다이를 제외하고는 결함구제과정 10을 진행하게 된다. 이렇게 해서 결함구제가 이루어진 다이는 도면부호 14로 나타난 과정과 같이 EDS(electronic die sorting)를 하게 된다.
그러면, 여기서 상술한 내용 중 대기모드시 소비전류의 발생에 따라 결함구제 과정을 진행하는 것에 관하여 살펴본다.
제2도는 통상의 스테이틱램의 구성을 보여주고 있으며, 대기모드시 비트라인을 예비충전하기 위한 종래의 비트라인 예비충전신호를 공급하는 구성을 보여주고 있다. 제2도와 같은 구성과 유사한 기술로서는, 본 출원인이 1992년 4월 24일자로 대한민국에 특허출원한 출원번호 92-6956호(발명의 명칭:전류소비가 억제되는 리던던시가 이루어지는 반도체 장치)와 같은 기술이 있다. 제2도에서 신호 IN1과 IN2는 각각 어드레스의 입력이 천이되는 것으로부터 발생되는 신호로서 동일칩상에 구비되는 어드레스천이검출기(ATD:도시되지 않음)의 출력신호이다. 그리고 ΦBL은 비트라인의 예비충전신호이다. 그리고 Φ는 비트라인 등화(equalize)신호이다. 제2도에는 비트라인이 32쌍으로 이루어지는, 그리고 워드라인이 512개로 이루어지는 구성을 도시하고 있다. 그리고 제2도의 구성에서 도면부호 16,18,20으로 이루어지는 점선블럭이 비트라인예비충전회로를 나타낸다. 당 기술분야에 공지된 구성으로서의 제2도의 구성상 특징을 간략히 살펴보면, 예컨대 리드(read)동작시, 소정의 선택된 워드라인이 인에이블(enable)되면, 특정 메모리쎌에 저장된 데이타는 비트라인 BL1 또는 반1로 전송된 후, 스위칭트랜지스터 22 및 24를 통해 데이타라인 DL, 반로 전송되고, 이는 센스앰프(도시되지 않음)을 통해 전압증폭되고, 이 결과 출력버퍼와 같은 칩의 출력수단을 거쳐 외부로 출력된다. 한편 도면부호 N1, N2, N3, N4는 각각 비트라인 예비충전트랜지스터들인데, 이들은 각각 상기의 ΦBL의 전압레벨에 응답하여 비트라인들을 예비충전하게 된다. 그래서 예컨대 대기모드와 같이 특정 메모리쎌의 선택동작이 아닌 경우에는 예비충전신호 ΦBL이 하이(high)레벨로 공급됨에 의해 비트라인들을 전원전압 Vcc에 상응하는 레벨로 예비충전하게된다.(예를들어 ΦBL이 전원전압 Vcc레벨로 공급되고 있다고 가정할 시에 비트라인들은 각각 Vcc-Vt(Vt는 예비충전트랜지스터 드레쉬홀드전압임)레벨로 예비충전되고 있다고 할 수 있다.)
상기와 같은 동작특성을 가지는 제2도의 구성에서 대기모드시에서는 예비충전신호 ΦBL이 하이레벨로 되어 예비충전트랜지스터 N1, N2가 각각 도통(turn-on)되어 있는 상태이므로, 만일 비트라인 BL1 또는1가 접지전압단과 쇼트(short)되어 있거나 또는 비트라인들간에 브리지(bridge)가 발생되었다면, 원하지 않는 전류소비통로가 형성되어 대기시 전류소비결함(stand-by fail)이 발생한다. 전술한 제1도를 참조하면 만일 제2도의 구성을 가지는 다이가 결함구제가능한 다이라면 제2도에서 퓨우즈(fuse) f1을 절단(cutting)하고 리던던시용 쎌을 사용함에 의해 상기의 전류소비통로를 차단하여 대기모드시 소비전류의 발생을 방지하게 된다. 그러나 상기의 전류소비통로가 비트라인에서 발생된 통로가 아니라면, 즉, 대기시 소비전류의 발생이 비트라인에 의한 것이 아니라면, 대기시 전류소비결함을 구제하기 위해 퓨우즈 f1을 절단하여도 그 전류소비결함을 구제하지 못하는 결과를 초래한다. 그러나 현재의 기술로는 제1도와 같이 웨이퍼 예비레이저소팅시 대기시 소비전류의 원인을 정확히 판단할 수 없음에 의해 대기시 소비전류결함이면서 결함구제가 가능한 다이 모두에 대해 결함구제가 이루어지고 있는 실정이다. 따라서 대기시 소비전류의 발생이 비트라인에 의한 것이 아닌 경우에도 그래도 리던던시쎌을 이용한 결함구제가 이루어짐에 의해 불필요한 결함구제가 이루어지는 것 외에도, 대기시 소비전류의 발생을 억제하지 못하는 결과를 수반하게 된다. 이는 또한 불필요한 테스트시간의 증가를 초래하기도 한다.
따라서 본 발명의 목적은 비트라인의 결함구제가 효율적으로 이루어지도록 하는 반도체메모리장치 및 그 결함구제제어방법을 제공함에 있다.
본 발명의 다른 목적은 불필요한 테스트시간의 증가각 방지되도록 하는 반도체메모리장치 및 결함구제제어방법을 제공함에 있다.
본 발명의 또다른 목적은 비트라인의 결함발생에 의해 대기시 소비전류가 발생되는 다이만 선별적으로 결함구제가 이루어지도록 하는 반도체메모리장치 및 그 결함구제제어방법을 제공함에 있다.
본 발명의 또다른 목적은 대기시 소비전류의 원인이 비트라인에 있는 결함만을 구제함에 의해 구제율저하를 감소시키고 이로부터 다이의 테스트시간을 감소시키는 반도체메모리장치 및 그 결함구제제어방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 비트라인 예비충전신호를 칩 외부에서 제어가능하게 결함구제제어방법 및 이를 구현한 반도체메모리장치를 향한 것이다.
상기 본 발명에 의한 반도체메모리장치는, 동일칩상에 형성되고 웨이퍼테스트시 소정의 전압이 공급되는 패드와, 상기 패드에 걸리는 전압을 입력하고 이 입력된 레벨에 응답된 신호를 출력하는 전송수단과, 어드레스의 입력에 응답된 신호를 입력하는 제1논리회로와, 상기 전송수단과 제1논리회로의 각 출력신호를 입력하고 이 입력에 응답하여 비트라인예비충전신호를 발생하는 제2논리회로를 각각 포함하여 이루어지는 예비충전신호발생회로를 구비하고, 상기 웨이퍼테스트시 상기 패드에 공급된 전압에 의해 비트라인의 결함여부가 결정되도록 함을 특징으로 한다.
또한 본 발명에 의한 반도체메모리장치의 비트라인 결함구제제어방법은, 동일칩상에 형상되고 웨이퍼테스트시 소정의 전압이 공급되는 패드와, 상기 패드에 걸리는 전압을 입력하고 이 입력된 레벨에 응답된 신호를 출력하는 전송수단과, 어드레스의 입력에 응답된 신호를 입력하는 제1논리회로와, 상기 전송수단과 제1논리회로의 각 출력신호를 입력하고 이 입력에 응답하여 비트라인예비충전신호를 발생하는 제2논리회로를 각각 포함하여 이루어지는 예비충전신호발생회로를 구비하고, 상기 웨이퍼테스트시 상기 패드에 공급된 전압에 의해 비트라인의 결함여부가 결정됨을 특징으로 한다.
상기 패드에는 외부(즉, 시스템)로부터 소정의 전압이 공급된다.
상기 예비충전신호발생회로는 동일칩상에 구현되는 쎌어레이가 분할되는 서브쎌어레이의 수에 대응하여 그 수가 결정됨이 바람직하다.
상기 예비충전신호발생회로는 설계시에 동일칩상의 주변회로영역에 형성함이 바람직하다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
여기에서 사용되는 비트라인예비충전회로라는 용어는 비트라인을 예비충전하기 위하여 공급되는 예비충전신호를 발생하는 회로를 나타낸다. 비트라인결함구제제어방법은 본 명세서를 통해 신규하게 정의내려지는 용어로서, 이는 대기모드시 전류소비의 발생이 비트라인의 결함인지 또는 그외의 이유에서인지를 판단하도록 제어함에 의해 비트라인결함을 효율적으로 구제하도록 제어하는 방법으로 정의한다. 후술되는 전반적인 설명은 본 발명에 의한 비트라인 결함구제제어방법이 웨이퍼상에서 이루어지는 방법임을 특히 유의하여야 할 것이다.
제3도는 본 발명에 다른 결함구제제어방법을 구현하기 위한 비트라인 예비충전회로의 실시예를 도시하고 있다. 제3도에 도시된 실시예는 전술한 제2도에서의 점선블럭(16,18,20)과 대응되는 것으로 보면 일응 이해가 용이할 것이다. 그러므로 전체적인 메모리 장치의 구성도는, 제2도의 점선믈럭 대산 제3도에 도시되어 있는 본 발명에 따른 결함구제제어방법을 구현하기 위한 비트라인 예비충전회로를 삽입함으로써 완성되어진다. 그러면 먼저 제3도에 도시된 본 발명에 의한 반도체메모리장치의 비트라인예비충전회로의 구성을 살펴본다. 즉, 비트라인예비충전회로는, 동일칩상에 형성되고 웨이퍼테스트시 소정의 전압이 공급되는 패드 30과, 상기 패드 30에 걸리는 전압을 입력하고 입력된 레벨에 응답된 신호를 출력하는 전송수단 38과, 어드레스의 입력에 응답된 신호 IN1, IN2를 입력하는 제1논리회로 40과, 상기 전송수단 38과 제1논리회로 40의 각 출력신호를 입력하고 이 입력에 응답하여 비트라인예비충전신호 ΦBL을 발생하는 제2논리회로 42로 이루어진다. 제3도의 구성에서, 패드 30과 접지전압단 Vss와의 사이에 형성된 채널과 전원전압단 Vcc에 접속된 게이트로 구성되는 엔모오스트랜지스터 31은 풀다운(pull-down)용으로서, 이는 패드 30에 걸리는 전압이 특정 조건에서 서서히 방전시키는 역할을 수행한다.
상기 도시된 각 구성용소들의 상세한 실시방법에 관하여 상술하면 다음과 같다. 먼저 패드 30은, 동일칩상에 통상적으로 다수개로 구비되는 여러 엑스트라(extra)패드를 이용하여 용이하게 실시할 수 있다. 상기 엑스트라패드는 칩의 테스트동작을 위해 웨이퍼상에서 구현되는 패드로서, 이는 웨이퍼상태에서 테스트를 위해 또는 스트레스전압을 공급하기 위해 필요로 되는 패드이며, 이에 대한 기술은 통상의 기술인 바 상세한 설명은 생략한다. 전송수단 38은, 도시된 구성과 같이 3개의 씨모오스인버터(CMOS inverter) 32,34,36으로 구성되어 있다. 이 인버터들은 패드 30에 걸리는 전압을 버퍼링(buffering)하는 역할 및 드라이브(drive)하는 역할을 수행한다. 여기서 인버터들의 수가 홀수개로 이루어진 것은 논리(logic)를 조정하기 위한 것임을 밝혀둔다. 제1논리회로 40은, 도시된 바와 같이, 낸드게이트(NAND gate)로 실시되었으며, 입력신호 IN1, IN2는 각각 어드레스의 입력레벨의 변동이 있을시에 발생되는 신호로서, 이는 전술한 종래의 제2도의 도면에 도시된 입력신호들을 의미한다. 제2논리회로 42는, 도시된 바와 같이, 낸드게이트 및 이 낸드게이트의 출력신호를 입력하여 예비충전신호 ΦBL을 출력하는 인버터 44로 실시되었다. 이 인버터 44는 제2도의 예비충전트랜지스터(N1,N2)가 엔모오스트랜지스터인 것을 고려하여 구성된 것이며, 만일 제2도의 예비충전트랜지스터(N1,N2)가 피모오스(PMOS)트랜지스터인 것인 경우에는 제거되거나 또는 하나 더 구비되는 구성으로 실시하면 된다. 풀다운용 엔모오스트랜지스터 31은 저항(resistor)으로서 동작하며, 예컨대 패드 30에 하이레벨의 전압이 공급될 시에 이 하이레벨의 전압으로 부터 인버터 32가 충분히 로우레벨을 유지할 수 있도록 그 크기가 충분히 작게 설계되는 것이 바람직하다.
그러면, 제3도의 구성에 따른 본 발명에 의한 비트라인 예비충전회로의 동작특성, 그리고 본 발명에 의한 비트라인 결함구제제어방법에 관하여 상세히 설명하겠다. 이 설명은 제3도의 구성에 따른 각 신호들의 공급레벨을 보여주는 도면인 제4도를 참조하여 이루어질 것이다. 제3도에 도시된 본 발명에 의한 비트라인 예비충전회로는 웨이퍼상태에서 제1도와 같은 예비레이저소팅시 대기모드시 소비전류가 많이 발생되는 경우, 이른바 대기시 전류소비결함이면서 결함구제가 가능한 다이에 대하여서만 적용되는 것임을 밝혀둔다. 제4도를 참조하면, (a)에 제2도와 같은 비트라인 예비충전신호발생회로에 의해 동작되는 종래의 경우를 나타내었으며, 이는 전술한 바 있다. 제3도에서 패드 30은, 웨이퍼상태에서만 사용하는 테스트전용 패드로써, 이 패드 30이 로우(low)레벨이거나 또는 전기적 부유상태(floating)이면 전송수단 38의 출력신호 b는 하이가 된다. 따라서 낸드게이트 42의 출력은 낸드게이트 40의 출력신호 c에 의해 결정된다. 대기상태시에는 제4도의 (b)와 같이 비트라인 예비충전신호 ΦBL이 하이가 되어 종래의 경우와 동일하게 된다. 여기서 대기시 전류소비결함이면서 결함구제가능한 다이에 대해 패드 30에 하이레벨의 신호를 공급하면(여기서 공급의 주체는 외부 즉, 시스템으로 된다.) 제4도의 (c)와 같이 신호 b는 로우가 되어 신호 c에 무관하게 예비충전신호 ΦBL이 로우가 되어 제2도의 예비충전트랜지스터 N1,N2가 비도통상태로 되므로, 제2도의 퓨우즈 f1을 절단하는 효과를 갖게 된다. 이때는 테스트장비에 의해 대기시 소비전류의 값이 작게 나타나는 것을 감지하게 되면, 제2도의 퓨우즈 f1을 절단함에 의해 대기시 전류구제가 가능하게 되므로, 이 다이를 결함구제 가능한 다이로 간주하여 결함구제 즉, 통상의 리던던시를 진행한다. 그러나 테스트장비에 의해 측정된 대기시 소비전류의 값이 나타나지 않는 것이므로 결함구제를 할 필요가 없게 된다. 결과적으로 상술한 내용을 참조하면, 대기시 전류소비결함이 발생시 비트라인 결함에 의해 발생된 전류소비결함을 가지는 다이에 한해서만 선별적으로 결함구제를 실시함으로써 필요없는 테스트타임의 소비가 방지되고 전체적인 테스트타임을 단축시킬 수 있게 된다.
제3도에 도시된 비트라인예비충전신호발생회로는 전술한 본 발명의 기술적 사상에 근거하여 실시한 최적의 실시예로서, 이는 본 발명의 기술적 범주내에서 회로의 논리 등에 의해 그 실시가 달라질 수 있다. 그러나 다른 실시에 의한 것이라도 본 발명과 같은 효과를 얻을 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 반도체메모리장치 및 그 비트라인 결함구제제어방법은, 비트라인 예비충전신호의 발생을 외부에서 제어하여 비트라인결함으로 판명난 다이에 대해서만 선별적으로 결함구제를 실시하므로서, 전체적인 테스트타임의 단축을 얻을 수 있다. 또한 비트라인결함에 의해 발생된 대기시 전류소비결함을 보다 신뢰성있게 구제할 수 있으며, 잘못된 결함구제의 실시에 의해 전류소비가 크게 발생되는 칩을 완성하는 위험을 방지하는 효과가 있다.

Claims (4)

  1. 반도체메모리장치에 있어서, 웨이퍼상태시 각 다이에 구비되는 엑스트라패드와, 시스템으로부터 상기 엑스트라패드로 공급되는 전압레벨에 응답하여 비트라인예비충전신호를 발생하는 비트라인 예비충전신호발생회로와, 상기 엑스트라 패드로 공급되는 전압레벨에 응답된 상기 비트라인예비충전신호에 이해 그 결함여부가 상기 시스템에 의해 감지되는 비트라인을 구비함을 특징으로 하는 반도체메모리장치.
  2. 반도체메모리장치에 있어서, 동일칩상에 형성되고 웨이퍼테스트시 소정의 전압이 공급되는 패드와; 상기 패드에 걸리는 전압을 입력하고 상기 입력된 전압레벨에 대한 응답신호를 출력하는 전송수단과, 어드레스의 입력에 응답된 신호를 입력하는 제1논리회로와, 상기 전송수단과 제1논리회로의 각 출력신호를 입력하고 상기 입력된 출력신호에 응답하여 비트라인예비충전신호를 발생하는 제2논리회로를 각각 포함하여 이루어지는 예비충전신호발생회로를 구비하고, 상기 웨이퍼테스트시 상기 패드에 공급된 전압에 의해 비트라인의 결함여부가 결정되도록 함을 특징으로 하는 반도체메모리장치.
  3. 반도체메모리장치의 비트라인 결함구제제어방법에 있어서, 웨이퍼상태시 각 다이에 엑스트라패드를 구비하는 단계와, 시스템으로부터 상기 엑스트라패드로 공급되는 전압레벨에 응답하여 비트라인 예비충전신호발생회로에서 비트라인 예비충전신호를 발생하는 단계와, 상기 전압레벨에 응답된 상기 비트라인예비충전신호에 의해 비트라인의 결함여부를 감지하는 단계와, 상기 비트라인에서 발생되는 결함만을 구제하는 단계를 포함함을 특징으로 하는 반도체메모리장치의 비트라인 결함구제제어방법.
  4. 반도체메모리장치의 비트라인 결함구제제어방법에 있어서, 동일칩상에 웨이퍼테스트시 소정의 전압이 공급되는 패드를 형성하는 단계와, 상기 패드에 걸리는 전압을 입력하고 이 입력된 레벨에 응답된 신호를 전송수단에 의해 출력하는 단계와, 제1논리회로를 구비하여 어드레스의 입력에 응답된 신호를 입력하는 단계와, 제2논리회로를 구비하여 상기 전송수단과 제1논리회로의 각 출력신호를 입력하고 이 입력에 응답하여 비트라인예비충전신호를 발생하는 단계와, 상기 웨이퍼테스트시 상기 패드에 공급된 전압에 의해 비트라인의 결함여부가 결정하는 단계를 포함함을 특징으로 하는 반도체메모리장치의 비트라인 결함구제제어방법.
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