KR0141590B1 - 집적회로의 클록 전극용 제어회로 - Google Patents

집적회로의 클록 전극용 제어회로

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Abstract

내용 없음

Description

집적 회로의 클록 전극용 제어 회로
제1도는 본 발명에 의한 제어 회로의 일실시예의 개략도.
제2도는 제1도 회로의 동작을 설명하기 위한 전압 및 전류의 타이밍 챠트.
*도면의 주요부분에 대한 부호의 설명
TP,TN:반도체 스위치 CG:클록 펄스 발생기
L:리액턴스 C:캐패시턴스
CE:클록 전극 캐패시턴스
E1,E10,E100:클록 전극 스트립
본 발명은 집적 회로의 용량성 부하를 구성하는 적어도 한 개의 클록 전극의 제어 회로에 관한 것으로서, 제어 회로는 클록 전극의 한 단자에 연결된 출력과, 결합 직류 전압에 접속하기 위해 결합 단자에 연결된 입력과, 클록 전극이 두 직류 전압 사이에서 주기적으로 스위치 가능하도록 클록 펄스 발생기에 연결하는 결합 단자에 연결된 제어 입력을 각각 가진 적어도 두 개의 제어 가능한 반도체 스위치를 포함하고 있다.
특히, 영상 센서로서 구현되는 이와같은 유형의 집적 회로용 제어 회로는 새로운 고체 영상 센서인 아코디언 이미저(accordion imager)라고 명명된 필립스 테크닉칼 리뷰(43권, 1/2호 1에서 8페이지 1986년 12월)의 논문에 공지되어 있다. 두 반도체 스위치는 출력이 드레인 전극, 입력이 소스 전극, 그리고 제어 입력이 게이트 전극인 MOS 트랜지스터의 형태이다. 제 1 MOS 트랜지스터는 p채널 형태이며, 제 2 MOS 트랜지스터는 n채널 형태이고, 이들은 높은 직류 전압이 가해진 단자 및 낮은 직류 전압이 가해진 단자 사이에서 직렬로 배열된다. 게이트 전극은 상호 연결되어 있으며, 제 3 MOS 트랜지스터의 드레인 전극에 연결되고, 제 3 MOS 트랜지스터의 게이트 전극은 클록 펄스 발생기에 연결된다. 이 3 개의 트랜지스터는 연결되어 제 3 트랜지스터의 게이트 전극이 시프트 레지스터 소자의 제 1, 제 2 트랜지스터의 드레인 전극에 연결된 시프트 레지스터의 소자를 구성한다. 상기 제어 회로의 시프트 레지스터 구현은 소위 영상 센서인 아코디언 제어로 특정된다.
상기 제어 회로의 특정 구현과는 별개로, 클록 전극은 높은 직류 전압 및 낮은 직류 전압 사이에서 주기적으로 스위치됨이 명백하다. 클록 전극은 직렬 저항을 통해 주기적으로 충방전되는 캐패시턴스를 가진다. 직렬 저항은 전도(도통) 트랜지스터의 소스 드레인 저항과 기생 직렬 저항을 포함한다. 클록 전극, 캐패시턴스의 재충전은 발산 손실을 수반한다. 이 손실은 여러 가지 요소에 기인하는데, 특히 클록 펄스 주파수의 높이, 클록 펄스 위상의 수, 제공된 캐패시턴스의 값, 및 고, 저 전압 사이의 전압차에 기인한다. 이 에너지 발산은 에너지 손실과 집적 회로의 가열로 인해 원치않은 요소이다.
무엇보다도, 에너지 발산이 저감된 집적 회로의 클록 전극용 제어 회로를 제공하는 것이 본 발명의 목적이다. 본 목적을 이루기 위하여, 본 발명에 의한 제어 회로는 이 제어 회로에서 클록 전극의 한 단자가 인덕턴스 및 캐패시턴스의 직렬 배열을 거쳐 DC 단자에 연결되므로써, 이 캐패시턴스 및 클록 전극 캐패시턴스와 함께 이 인덕턴스는 공진 회로를 구성하며, 상기 클록 펄스 발생기는 클록 펄스를 반도체 스위치의 제어 입력에 공급하는데 적절하며, 반도체 스위치들은 이들 두 반도체 스위치가 전도하지 않는 그 사이의 간격으로 주기적으로 연속해서 전도한다.
본 발명에 의한 수단에 의해 클록 전극 캐패시턴스의 에너지는 이 에너지가 다시 사용될 수 있도록 공진 회로의 인덕턴스에 임시 저장되며, 그결과 에너지 소모가 상당히 절감된다.
코일 및 브리지 캐패시터와 직렬 연결된 기체 방전 램프를 포함한 유도성 부하용 인버터 회로로서 캐패시터가 이 직렬 배열과 병렬로 배열되어 있는 독일연방국 특허 제38 13 162호에 공지되어 있다. 이 캐패시터는 무선 수신기에 인접할 때 간섭을 억압하는 역할을 한다. 그러나, 본 발명에 의한 L-C직렬 배열은 집적 회로의 에너지 발산을 줄이는 역할을 한다.
이후, 도면을 참조하여 보다 더 상세한 설명을 할 것이다.
제1도에서, 도면부호(IC)는 집적 회로의 클록 전극(E)만 부분적으로 도시된 집적 회로를 표시한다. 집적 회로(IC)는 예를들어, 전하 전송 장치로서 작동하는 영상 또는 라인 센서, 지연라인, 메모리 등과 같은 형태일 수 있다. 도면부호(E1),(E10) 및 (E100)은 회로(IC)내 또는 회로(IC)상에 있으며, 전극(E)의 부분을 형성할 수 있는 어떤 클록 전극 스트립을 표시한다. 전극(E)은 단일 스트립의 형태일 수 있다. (ET)는 전극(E)의 단자를 표시하며, 클록 전극 전압은 이단자 및 그라운드 접속(0V)사이에 (UE)로서 표시된다. 0V이 그라운드 전위를 가하는 그라운드에 대해서 살펴보면, 전극(E)는 (CE)로 표시되는 캐패시턴스를 가진다. 클록 전극 캐패시턴스(CE)는 기생 캐패시턴스를 포함할 것이라고 추측된다. 클록 전극 단자(ET)는 MOS 트랜지스터로 도시된 2개의 제어 가능한 반도체 스위치(TP) 및 (TN)의 접합점에 연결된다. 트랜지스터(TP) 및 (TN)으로 또한 기술되는 스위치는 트랜지스터의 기판 접속에서 화살표로 도시된 바와같이 각각 p채널 및 n채널 형태이다. 드레인 전극(d)로 도시된 트랜지스터(TP) 및 (TN)의 출력은 클록 전극 단자(ET)에 연결된다. 소스 전극으로 도시된 트랜지스터(TP),(TN)의 입력은 각각 직류 전압 +V1,0V를 가하는 단자에 연결된다. 트랜지스터(TP),(TN)의 제어 입력은 클록 펄스 발생기(CG)의 단자(PT),(NT)에 각각 연결된다. (CG)는 클록 펄스 신호(CP),(CN)를 각각 단자(PT),(NT)에 인가한다. 지금까지 기술된 제어 회로에서 클록 펄스 신호(CP),(CN)가 위상이 반대이고, 동일 변동을 가진 2개의 클록 펄스 신호라 하면 이러한 회로는 공지된 회로이다. 그러나, 본 발명의 일양상에 따른 클록 펄스 신호(CP),(CN)는 위상이 반대가 아니며, 제2도에 도시된 바와같은 신호 변동을 가진다. 제2도는 타이밍 챠트로서, 순시 t1 내지 t9은 시간t의 함수이다. 클록 펄스 신호(CP),(CN)는 +Va 및 0V 사이에서 전압 변동이 있다. 0V의 전압은 신호의 순시 t2,t3 및 t8,t9사이에 존재하며, 이 주기동안 트랜지스터(TP)는 전압 +Va를 가하는 단자 및 단자(ET)사이에서 동작하며, (CN)=0V이면, 트랜지스터(TN)는 동작하지 않는다. +Va의 전압은 무엇보다도 신호(CN)의 순시 t5 및 t6 사이에 존재하며, (CP)=+Va이라서, 트랜지스터(TP)가 동작하지 않고, 트랜지스터(TN)는 동작한다. (CP)=+Va, (CN)=0V인, 순시 t3,t5 및 t6,t8사이에서 2개의 트랜지스터(TP),(TN)는 동작하지 않는다. 클록 펄스 신호(CP),(CN)의 t3,t5 및 t6,t8사이의 간격이 본 발명의 한 양상이다.
본 발명의 또다른 양상에 의하면, 클록 전극(E)의 단자(ET)는 인덕턴스(L) 및 캐패시턴스(C)의 직렬 배열(L,C)을 거쳐 DC단자에 연결된다. 제1도에 의하면, 이것은 0V의 접지 전위를 가하는 단자이다. 대안으로, 직렬 배열(L,C)은 다른 전압을 가하는 단자에 연결될 수 있다. (IL)은 인덕턴스(L)를 흐르는 전류를 표시한다. (UC)는 캐패시턴스(C)에 걸리는 전압을 표시한다. 캐패시턴스(C)는 제어회로의 캐패시터 형태로 존재할 수도 있고, 또는 집적 회로(IC)의 일 부분을 형성할 수도 있다. (Rp)는 트랜지스터(TP),(TN)과 인덕턴스(L), 클록 전극 단자의 접속점 사이의 기생 저항을 표시한다. 저항(Rp) 은 클록 전극 캐패시턴스(CE)를 재충전할 때 영향을 미치는 모든 직렬 저항을 포함한다고 가정한다. 인덕턴스(L)와 캐패시턴스(C),(CE)는 함께 기생 저항(Rp)이 발생하는 공진 회로(L,C,CE)를 구성한다.
제2도는 전압(UE)의 전압 변동 및 전류(IL)의 전류 변동을 도시한다. 전류(IL)는 영 전류 0[A]에 대해서 순시 t2,t8 사이에서 대체로 여현(코사인)형태의 변동을 가진다. 이 경우, 전압(UC)은 미소 전압 변동을 가진다. 전압 변동치는 클록 전극 캐패시턴스(CE)의 값과 관련하여 캐패시턴스(C)의 값에 종속한다. 캐패시턴스(C) 의 값이 캐패시턴스(CE)의 값보다 5제곱 큰 값을 가지며, 전압(UC)은 거의 일정하게 될 것이라고 생각할 수 있다. 전압(UE)은 전도하는 트랜지스터(TP)(t2 에서 t3,t8 에서 t9) 및 (TN)(t5 에서 t6)을 통해 전압 +Va 및 0V가 존재할 때의 신호 변동을 가진다. 공진 회로(L,C,CE)는 트랜지스터(TP),(TN)가 비전도되는 순시 t6,t8 뿐만 아니라 순시 t3,t5 사이의 간격 동안에도 동작한다. t1,t4 및 t7은 전류(IL)가 최대일때의 세 간격의 중간 순시를 표시한다. 제2도는 순시 t2,t5 및 t8에서 공진 회로(L,C,CE)에 의한 오버 슈트를 도시한다. 오버 슈트의 가파른 경사 구간은 실제로 인덕턴스(L)의 값에 의해서 결정되다.
제2도는 시간 차(t3-t2)가 시간 차(t6-t5)보다 작은 것을 도시한다. 구체적으로, 시간 차(t4-t1)는 시간 차(t7-t4)보다 작다. 신호(CP),(CN)의 클록 펄스 주기가 동등한 시간 차(t7-t1) 및 시간 차(t4-t1)의 몫이 트랜지스터(TP),(TN)의 듀티사이클을 결정한다.
클록 전극 캐패시턴스(C1)를 재충전하는 공지된 방법과 비교하여 볼 때, 공진 회로(L,C,CE)를 사용하므로써 에너지가 절감된다.
트랜지스터(TP),(TN)가 클수록 펄스 신호(CP),(CN)의 제어하에서 동작(턴온)되어야 하는 순시 t2,t5는 도시된 MOS트랜지스터(TP),(TN)를 사용하기 때문에 중요하지 않다. 이것은 MOS트랜지스터에서 드레인 기판 다이오드가 존재하는데 기인한다. 트랜지스터(TP),(TN)에서 이 다이오드는 순시 t2,t5앞에서 전도된다. 이것은 또한 트랜지스터가 동작되는 순시에서 소스-드레인 전압이 감소하기 때문에 에너지의 절감을 가져온다. MOS트랜지스터(TP),(TN) 대신에 쌍극성 트랜지스터를 사용하면, 비임계적인 동작(턴온)을 실현하기 위하여 트랜지스터 양단간 병렬 다이오드가 배열될 수 있다.
제1도는 각각의 트랜지스터(TP),(TN) 및 직렬 배치(L,C)의 드레인 전극에 접속하는 단일 클록 전극 단자(ET)를 도시한다. 대신에 2또는 3개의 단자가 집적 회로(IC)에서 서로로부터 떨어져서 또는 근접하게 배치될 수 있다.
원한다면, 제어 회로 부분은 집적 회로에 집적될 수 있다. 인덕턴스(L) 및 자이레이터(gyrator)회로 및 캐패시턴스에 의한 공지된 방법으로 구성될 수 있다. 이 경우, 전체 제어 회로까지도 집적 회로에 집적될 수 있다.

Claims (2)

  1. 집적 회로의 용량성 부하를 포함하는 적어도 1개의 클록 전극의 제어 회로로서, 이 제어 회로는 적어도 2개의 제어 가능한 반도체 스위치를 포함하며, 상기 스위치는 제각기 클록 전극 단자에 연결된 출력과, 결합 직류 전압에 접속하기 위해 결합 단자에 연결된 입력과, 클록 전극이 2개의 직류 전압 사이에서 주기적으로 스위치 가능하도록 클록 펄스 발생기에 연결하기 위한 관련 단자에 연결된 제어 입력을 가진 적어도 하나의 클록 전극용 제어 회로에 있어서, 상기 제어 회로내의 상기 클록 전극 단자는 인덕턴스 및 캐패시턴스의 직렬 배열을 거쳐 DC단자와 연결되며, 상기 캐패시턴스 및 클록 전극 캐패시턴스와 함께 상기 인덕턴스는 공진 회로를 구성하며, 상기 클록 펄스 발생기는 클록 펄스를 반도체 스위치의 제어 입력에 공급하는데 적절하며, 반도체 스위치들은 이들 두 반도체 스위치가 전도하지 않은 그 사이의 간격으로 주기적으로 그리고 연속해서 전도하는 것을 특징으로 하는 클록 전극용 제어 회로.
  2. 제1항에 있어서, 상기 캐패시턴스의 값은 클록 전극 캐패시턴스의 값보다 5제곱 큰 값을 가지는 것을 특징으로 하는 클록 전극용 제어 회로.
KR1019900005666A 1989-04-25 1990-04-23 집적회로의 클록 전극용 제어회로 KR0141590B1 (ko)

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