KR0140778B1 - Timing recovery method and circuit - Google Patents
Timing recovery method and circuitInfo
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Abstract
본 발명은 디지탈 전송 시스템에서 송수신기를 동기적으로 동작 시키위한 방법 및 회로에 관한것으로, 특히 동기 신호 검출시 기억소자 크기를 줄이기 위하여 관찰구간 안에서 동기신호의 누적상태를 관찰하여 세그먼트 동기신호를 검출하고 타이밍을 복원하는 방법 및 회로에 관한 것이다. 본 발명은 동기 신호 검출시 기억소자의 크기를 줄이기 위하여 한 세그먼트의 심볼 수13보다 매우작은 2 개의 기억소자를 사용하여 관찰구간 안에서 동기 신호의 누적상태를 관찰하여 세그먼트 동기 신호를 찾는것으로, 첫번째 기억소자(109)를 포함하는 1단계 누적기에서 상관기의 출력신호를 누적하여 세그먼트 동기 신호로 기대되는 누적값을 찾고, 1단계 누적기의 제어에 따라서 2단계 누적기는 동기 신호로 기대되는 위치에 한하여 상관값을 누적하고 이 값들 중에서 최초로 문턱값 2 보다 큰것을 세그먼트 동기 신호로 최종 판정한다.The present invention relates to a method and a circuit for synchronously operating a transceiver in a digital transmission system. In particular, in order to reduce the size of a memory device when detecting a synchronization signal, a segment synchronization signal is detected by observing a cumulative state of the synchronization signal within an observation interval. A method and circuit for recovering timing are provided. The present invention is to find the segment sync signal by observing the accumulated state of the sync signal within the observation interval using two memory elements smaller than the number of symbols 13 in one segment in order to reduce the size of the memory element when the sync signal is detected. In the first stage accumulator including the element 109, the output signal of the correlator is accumulated to find the cumulative value expected as the segment synchronization signal, and under the control of the first stage accumulator, the second stage accumulator is limited to the position expected as the synchronization signal. The correlation value is accumulated and the first of these values is greater than the threshold 2, and finally a segment synchronization signal is determined.
Description
제1도는 데이타 프레임을 도시한 구조도1 is a structural diagram showing a data frame
제2도는 동기구간 1/4에 해당하는 기억소자를 이용한 기대되는 동기위치 파형FIG. 2 shows the expected sync position waveform using the memory element corresponding to 1/4 sync period
제3도는 본 발명에 따른 세그먼트 및 타이밍 복원의 블록도3 is a block diagram of segment and timing recovery in accordance with the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100:수신기101:튜너100: Receiver 101: Tuner
105:A/D변환기106:상관기105: A / D converter 106: Correlator
108:덧셈기109, 113:기억소자108: Adder 109, 113: Memory element
110, 115, 127:비교기111, 117:카운터110, 115, 127: Comparators 111, 117: Counter
131, 132:누적기131, 132: Accumulator
본 발명은 디지탈 전송 시스템에서 송수신기를 동기적으로 동작시키기위한 방법 및 회로에 관한 것으로, 특히 동기 신호 검출시 기억소자 크기를 줄이기 위하여 관찰 구간 안에서 동기신호의 누적상태를 관찰하여 세그먼트 동기신호를 검출하고 타이밍을 복원하는 방법 및 회로에 관한 것이다.The present invention relates to a method and circuit for synchronously operating a transceiver in a digital transmission system. In particular, in order to reduce the size of a memory device when detecting a synchronous signal, a segment synchronous signal is detected by observing a cumulative state of the synchronous signal within an observation interval. A method and circuit for recovering timing are provided.
일반적으로, 디지탈 전송 시스템의 수신기에서 데이타를 복원하기 위하여, 수신기의 동작을 송신기에 동기화 시킨다. 이때 송신측에서 세그먼트 동기를 맞추기 위하여 데이타 프레임(10)에 짧은 세그먼트 동기신호(11)를 주기적으로 삽임하여 전송하는 방법이 공지되어 있다.In general, to recover data at the receiver of a digital transmission system, the operation of the receiver is synchronized to the transmitter. In this case, a method of periodically inserting and transmitting a short segment synchronization signal 11 into the data frame 10 in order to synchronize the segment at the transmitting side is known.
수신측은 약속된 동기신호의 패턴과 주기를 알고 있음으로 수신기 자체에서 참조신호(107;제3도 참조)를 발생할 수 있다. 이 참조신호에 수신신호를 상관시킨다. 각각의 세그먼트 동기신호들은 주어진 참조신호와 상관 누적되면 그 결과가 일정한 방향성을 유지하는 반면, 임의 데이타는 방향성이 없다. 이 특성을 이용하여 세그먼트 동기신호를 찾는다.The receiver may generate the reference signal 107 (see FIG. 3) in the receiver itself by knowing the pattern and period of the promised synchronization signal. The received signal is correlated with this reference signal. Each segment sync signal is correlated and accumulated with a given reference signal, and the result maintains a constant directionality, while arbitrary data has no directionality. Use this property to find the segment sync signal.
이와 같은 종래의 프레임 표시자 방법은 세그먼트 길이가 짧다는 장점이 있으나, 동기신호를 검출하기 위한 수신신호의 세그먼트 구간(13)이 길 경우 세그먼트 동기신호의 누적 계산을 위하여 이 구간 만큼의 기억소자가 요구되는 하드웨어적인 문제점을 발생시킨다.The conventional frame indicator method has a short segment length. However, when the segment section 13 of the received signal for detecting the sync signal is long, the memory device having the same length as the segment for the cumulative calculation of the segment sync signal is provided. It creates the required hardware problem.
상기와 같은 종래의 문제점을 해결하기 위하여 세그먼트 신호를 자주 제공하는 방법이 공지되어 있으나, 유효 데이타(12)가 감소하는 타협관계(trade off)이므로 근본적인 해결책이 되지는 못한다. 그리고 수신단(100;제3도참조)에서 수신 데이타를 정확하게 복원하기 위하여, 수신기의 표본화가 송신기에 동기되어야 한다.In order to solve the above-mentioned problems, a method of frequently providing a segment signal is known. However, since the valid data 12 is reduced in trade off, it is not a fundamental solution. And in order to correctly recover the received data at the receiving end 100 (see FIG. 3), the sampling of the receiver must be synchronized with the transmitter.
이로 인하여 종래의 공지 기술에서는 동기화된 심볼 블록을 복원하기 위하여 별도의 추가 회로를 사용하여야 한다는 문제점을 가진다.For this reason, the related art has a problem that a separate additional circuit must be used to recover the synchronized symbol blocks.
본 발명의 목적은 많은 기억 소자를 필요로 하는 종래기술이 가지는 문제점을 극복하여 기억 소자의 크기를 줄이고, 동기신호 복원에 이용된 일부회로를 클럭복원, ACC제어에 이용하여 하드웨어 구현을 용이하게 하는 세그먼트 동기신호를 검출하고 타이밍을 복원하는 방법 및 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to overcome the problems of the prior art, which requires many memory elements, to reduce the size of the memory elements, and to facilitate hardware implementation by using some circuits used for clock recovery and ACC control in synchronizing the signal recovery. A method and circuit for detecting a segment synchronization signal and restoring timing are provided.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.The principle of the present invention for achieving the above object of the present invention is as follows.
제1도와 같이 수신된 데이타 프레임에 일정 간격으로 세그먼트 동기신호가 포함된 경우 세그먼트 동기신호 검출 알고리즘은 입력 데이타를 참조신호와 상관시키고 이 결과를 여러 주기 동안 누적하여 최대점을 찾는다.When the received data frame includes the segment synchronization signal at regular intervals as shown in FIG. 1, the segment synchronization signal detection algorithm correlates the input data with the reference signal and accumulates the result for several periods to find the maximum point.
이것은 각 데이타의 세그먼트 동기신호들이 주어진 참조신호와 상관누적되면 그 결과가 일정한 방향성을 지니는 반면 임의의 데이타들에 대하여는 누적된 상관값은 일정한 방향성이 없다는 특성을 이용하는 것이다.This results in the fact that when the segment synchronization signals of each data are correlated and accumulated with a given reference signal, the result has a constant direction while the accumulated correlation value for arbitrary data is not constant.
기존 방법에서는 세그먼트 주기동안 상관기(106)의 출력을 누적하여 신뢰할 수 있는 동기 신호의 위치를 찾는 것이다. 그러나 이것은 한 세그먼트의 구간 크기의 기억소자가 필요하므로 하드웨어 구현이 비경제적이다.In the conventional method, the output of the correlator 106 is accumulated during the segment period to find a reliable position of the synchronization signal. However, this requires a segment sized memory device, which makes the hardware implementation uneconomical.
따라서 본 발명에서는 1단계 누적기(131)의 기억소자의 크기를 효과적으로 줄이기 위하여 세그먼트 구간보다 작은 소자로 상관기의 출력을 누적하여 세그먼트 동기 신호로 기대되는 위치를 찾는다.Therefore, in the present invention, in order to effectively reduce the size of the memory device of the first-stage accumulator 131, the output of the correlator is accumulated by using elements smaller than the segment period to find a position expected as the segment synchronization signal.
그리고 2단계 누적기(132)에서는 1단계 누적기 출력중에서 동기 위치로 기대되는 상관기의 출력을 누적한다. 상기 누적값중에서 최대치를 세그먼트 동기 신호로 최종 판정하는 것이다. 예를 들어, 1단계에서 기억소자의 크기가 1/2, 1/4, 1/8, ...... 1/2M중 하나로 선택하여 누적치를 구한다면, 문턱값 1 보다 큰 누적치들이 한 세그먼트 구간에 2, 4, 8, ......2N개의 세그먼트 신호로 기대되는 누적값이 존재할 것이다.The two-stage accumulator 132 accumulates the output of the correlator expected to be a synchronous position among the first-stage accumulator outputs. The final value of the cumulative value is finally determined as the segment synchronization signal. For example, in step 1, if the size of the memory element is selected from 1/2, 1/4, 1/8, ½M, and the cumulative value is obtained, the cumulative values larger than the threshold 1 There will be an expected cumulative value of 2, 4, 8, ... 2N segment signals in the segment period.
즉, 본 발명의 일예에 따르면, 동기 신호 검출시 기억소자의 크기를 줄이기 위하여 한 세그먼트의 심볼 수 13보다 매우 작은 2 개의 기억소자를 사용하여 관찰구간 안에서 동기 신호의 누적상태를 관찰하여 세그먼트 동기 신호를 찾는 방법에 있어서,That is, according to an embodiment of the present invention, in order to reduce the size of the memory device when detecting the synchronization signal, the segment synchronization signal is observed by observing the accumulated state of the synchronization signal within the observation interval by using two memory elements that are very smaller than the number of symbols of one segment. In how to find,
첫번째 기억소자를 포함하는 1단계 누적기에서 상관기의 출력신호를 누적하여 세그먼트 동기 신호로 기대되는 누적값을 찾는 단계; 및 1단계 누적기의 제어에 따라서 2단계 누적기는 동기 신호로 기대되는 위치에 한하여 상관값을 누적하고 이 값들 중에서 최초로 문턱값 2 보다 큰 것을 세그먼트 동기 신호로 최종 판정하는 단계를 포함하는 것을 특징으로 한다.Accumulating the output signal of the correlator in a first-stage accumulator including a first memory device and finding an accumulated value expected as a segment synchronization signal; And accumulating a correlation value only at a position expected as a synchronization signal according to the control of the first stage accumulator, and finally determining, as a segment synchronization signal, a larger value than a threshold value 2 first among these values. do.
본 발명의 다른 예에 따르면, 기억소자의 크기 및 다른 기억소자의 크기는 한 세그먼트 심볼 수에 대하여 약수 관계에 있으며, 상기 기억소자 크기의 곱은 한 세그먼트의 총 심볼 수와 같은 것을 특징으로 한다.According to another example of the present invention, the size of the memory element and the size of the other memory element have a divisor relationship with respect to the number of symbol symbols, and the product of the size of the memory elements is equal to the total number of symbols of one segment.
본 발명의 다른 예에 따르면, 사용된 상관기는 수신신호에 참조신호를 상관시켜 세그먼트 동기 신호 복원, 타이밍 복원 및 AGC에 공통으로 이용되는 것을 특징으로 한다.According to another example of the present invention, the correlator used is commonly used for segment synchronization signal recovery, timing recovery and AGC by correlating a reference signal with a received signal.
본 발명의 다른 예에 따르면, 기억소자 구간에 기대되는 동기신호를 찾고, 이 신호를 기준으로 관찰 구간 이내에 또 다른 동기 신호 위치는 카운터를 이용하여 파형과 같이 구하며, 관찰 구간 동안 기대되는 동기 신호 위치가 한 세그먼트의 심볼 수에 대하여 약수 개 되는 것을 특징으로 한다.According to another example of the present invention, a synchronization signal expected in the memory device section is found, and another synchronization signal position within the observation section based on the signal is obtained as a waveform using a counter, and the synchronization signal position expected during the observation section. Is divided by the number of symbols in one segment.
본 발명의 다른 예에 따르면, 세그먼트 동기 신호가 복원되면 이 신호를 이용하여 타이밍 신호를 복원하며, 세그먼트 동기 신호를 타이밍 복원에 이용하기 위하여 세그먼트 동기 신호를 기준으로 1 심볼 전후에 상관값을 서로 비교하여 수신 신호의 심볼 위상과 표본화 클럭의 위상 오차를 추정하고, 이 오차 신호로 VCO의 주파수를 제어하는 것을 특징으로 한다.According to another example of the present invention, when the segment synchronization signal is restored, the timing signal is restored using this signal, and the correlation values are compared with each other before and after one symbol based on the segment synchronization signal to use the segment synchronization signal for timing recovery. By estimating the symbol phase of the received signal and the phase error of the sampling clock, the frequency of the VCO is controlled by the error signal.
본 발명의 다른 예에 따르면, 상기 복원된 최초의 세그먼트 동기 신호를 기준으로 카운터에서 연속되는 세그먼트 동기 신호를 만드는 것을 특징으로 한다.According to another example of the present invention, a segment sync signal is generated in a counter based on the restored first segment sync signal.
본 발명의 다른 예에 따르면, 튜너 및 IF의 이득을 자동제어 하기 위하여, 정상 동작시 이미 동기신호 검출에 이용된 상관기의 출력신호를 이용하며, 채널의 초기화 또는 AFC에 의하여 이득을 최대로 제어하는 것을 특징으로 한다.According to another example of the present invention, in order to automatically control the gain of the tuner and the IF, the output signal of the correlator already used for the synchronization signal detection in normal operation is used, and the gain is controlled to the maximum by the initialization of the channel or the AFC. It is characterized by.
본 발명의 또 다른 예에 따르면, 수신기의 튜너에서 원하는 채널에 동조되고, IF단에서 주파수를 변환된 신호를 본래의 기저대역 신호로 복원하는 복조단; 아날로그 기저대역 신호를 디지탈 신호로 표본화 하는 A/D변환기; 필터의 출력신호와 참조신호의 상관값을 1단계 누적기에 보내는 상관기; 덧셈기를 포함하며 동기신호 주기보다 짧은 기억소자를 이용하여 상관기의 출력값을 누적하고 문턱값 1 과 비교하는 1단계 누적기; 누적치가 문턱값 1 보다 크면 카운터를 동작(enable)시키고 1단계 누적기의 동작을 중지시키는 비교기; 동작시점(enable)을 기점으로 동기 신호 구간내에서 동기 신호로 기대되는 파형(23)을 발생시키는 카운터; 및 이 파형(23) 의하여 동기 신호로 기대되는 위치의 상관값만을 누적하도록 제어되는 2단계 누적기를 포함하는 것을 특징으로 한다.According to another example of the present invention, a demodulation stage tuned to a desired channel in a tuner of a receiver and restoring a frequency converted signal at an IF stage to an original baseband signal; An A / D converter for sampling the analog baseband signal into a digital signal; A correlator for sending a correlation value between the output signal of the filter and the reference signal to the first stage accumulator; A one-step accumulator including an adder and accumulating the output values of the correlator using a memory element shorter than a synchronization signal period and comparing the threshold value with a threshold value 1; A comparator for enabling the counter and stopping the operation of the first-stage accumulator if the cumulative value is greater than the threshold value 1; A counter for generating a waveform 23 expected as a synchronization signal in the synchronization signal section starting from an operation point (enable); And a two-stage accumulator controlled to accumulate only a correlation value of a position expected by the synchronization signal by the waveform 23.
이하 첨부한 도면을 참조로 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제3도는 본 발명에 따른 세그먼트 및 타이밍 복원의 블록도이다. 송신기에서는 동일 패턴의 세그먼트 동기 신호를 삽입하는 전송 프레임(10)의 데이타를 변조하여 전송한다. 수신기(100)의 튜너에서 원하는 채널에 동조시키고, IF단에서 주파수를 변환하고 복조단(104)에서 본래의 기저대역 신호로 복원한다. 아날로그 기저대역 신호는 디지탈 신호로 표본화된다.3 is a block diagram of segment and timing recovery in accordance with the present invention. The transmitter modulates and transmits data of the transmission frame 10 into which the segment synchronization signal of the same pattern is inserted. The tuner of the receiver 100 tunes to the desired channel, converts the frequency at the IF stage, and restores the original baseband signal at the demodulation stage 104. The analog baseband signal is sampled as a digital signal.
수신기의 기저대역 신호가 송신기와 동기되어 표본화 되어야 한다.The baseband signal of the receiver should be sampled in synchronization with the transmitter.
상관기(106)는 필터의 출력신호와 참조신호의 상관값을 1단계 누적기(131)에 보낸다.The correlator 106 sends a correlation value between the output signal of the filter and the reference signal to the first stage accumulator 131.
덧셈기(108)을 포함하는 1단계 누적기(131)는 동기신호 주기보다 짧은 기억소자(109)를 이용하여 상관기의 출력값을 누적하고 문턱값 1 과 비교한다.The first stage accumulator 131 including the adder 108 accumulates the output value of the correlator using the memory element 109 shorter than the synchronization signal period and compares it with the threshold value 1.
누적치가 문턱값 1 보다 크면 비교기(110)의 출력신호(21)는 카운터를 동작(enable)시키고 1단계 누적기의 동작을 중지시킨다.If the cumulative value is larger than the threshold value 1, the output signal 21 of the comparator 110 enables the counter and stops the operation of the first-stage accumulator.
이때 카운터(111)는 동작시점(enable)을 기점으로 동기 신호 구간내에서 동기 신호로 기대되는 파형(23)을 발생시킨다.At this time, the counter 111 generates a waveform 23 that is expected as a synchronization signal in the synchronization signal section from the start of operation (enable).
이 파형 roc는 동기 신호 구간내에서 동기 신호로 기대되는 것이 2N개 있음을 보여준다.This waveform roc shows that there are 2N expected in the sync signal interval.
이 파형 rco 신호는 2단계 누적기(132)가 동기 신호로 기대되는 위치의 상관값만을 누적하도록 제어한다.This waveform rco signal controls the two-stage accumulator 132 to accumulate only the correlation value of the position expected as the synchronization signal.
누적기(2)의 기대되는 동기 위치중에서 최초로 문턱값 2 보다 큰 값을 갖는 것을 세그먼트 동기신호로 판정한다.Among the expected synchronization positions of the accumulator 2, the first one having a value larger than the threshold value 2 is determined as the segment synchronization signal.
1단계 누적기에서와 마찬가지 방법으로 2단계 누적기에서도 세그먼트 동기신호를 찾으면 이 신호를 기준으로 카운터(117)를 동기신호 주기로 동작(load)시킨다.In the same manner as in the first stage accumulator, when the segment synchronization signal is found in the second stage accumulator, the counter 117 is loaded in the synchronization signal cycle based on the signal.
즉 첫번재 동기신호만 찾고 이후 동기신호는 카운터로 만들어 준다. 카운터가 정상동작하면 누적기(2)의 동작은 휴면상태(Disable)로 된다.That is, only the first synchronization signal is found and the subsequent synchronization signal is made into a counter. If the counter operates normally, the operation of the accumulator 2 is in a sleep state (Disable).
즉 첫째 누적기에서는 1/2M에 해당하는 메모리를 이용하여 M의 관찰구간에서 동기신호 가능성이 있는 2N개의 누적치를 찾고, 둘째 누적기에서는 첫째 누적기에서 찾은 2N개의 누적값중에서 최대치를 동기 신호로 판정하는 알고리즘이다.In other words, the first accumulator uses the memory corresponding to 1 / 2M to find 2N accumulators with possible synchronization signals in the observation interval of M. In the second accumulator, the maximum value is obtained from the 2N accumulator values found in the first accumulator as the synchronization signal. The algorithm to determine.
여기서 M은 동기 신호 주기의 총 샘플 수를 말한다.Where M is the total number of samples in the synchronization signal period.
또한 본 발명에서는 세그먼트 동기 신호를 이용하여 타이밍을 복원하는 알고리즘을 채택하였다.In addition, the present invention adopts an algorithm for restoring the timing by using the segment synchronization signal.
여러 세그먼트에 걸쳐 누적되는 상관값의 분포를 이용하면 심볼 클럭을 복원할 수 있다.The symbol clock can be recovered by using a distribution of correlation values accumulated over several segments.
즉 동기가 획득된 동기 신호를 중심으로 앞뒤 1 심볼위치에 해당하는 누적기의 상관값의 절대치의 크기는 다음과 같다.That is, the magnitude of the absolute value of the correlation value of the accumulator corresponding to one symbol position before and after the synchronization signal from which synchronization is obtained is as follows.
수신 심볼 위상이 표본기의 위상과 같을 때 앞뒤의 상관기의 값은 같고, 표본 클록 위상이 수신기 위상보다 빠를 때에는 뒤상관기의 누적값이 더 크다.When the received symbol phase is equal to the phase of the sampler, the values of the correlators before and after are the same, and when the sample clock phase is faster than the receiver phase, the cumulative value of the correlator is larger.
표본 클록 위상이 수신기 위상보다 느릴 때는 앞상관기의 누적값이 더 크다.When the sample clock phase is slower than the receiver phase, the cumulative value of the correlator is larger.
상기 원리를 적용하기 위하여 카운터(117)로 앞상관기(118) 및 뒤상관기(119)에 상관기(107)의 출력신호를 입력한다.In order to apply the above principle, the output signal of the correlator 107 is input to the correlator 118 and the correlator 119 to the counter 117.
덧셈기(112)에서 이들의 입력으로 부터 위상차를 추적하고, 이값은 필터를 통과하여 VCO(124)에 전달된다. A/D(105), 덧셈기(122), 저역 통과 필터(LPF, 123) 및 VCO(124)가 PLL회로를 구성한다.The adder 112 tracks the phase difference from their input, which is passed through the filter to the VCO 124. A / D 105, adder 122, low pass filters (LPF, 123) and VCO 124 constitute a PLL circuit.
그러므로 덧셈기(122)의 추정된 에러에 따라 VCO를 제어함으로써 표본기 위상은 심볼 위상을 따라간다. 따라서 세그먼트 동기화되어 복원된 VCO(124) 출력은 심볼 클럭으로 간주될 수 있다.Therefore, by controlling the VCO according to the estimated error of the adder 122, the sampler phase follows the symbol phase. Thus, the segment-synchronized recovered VCO 124 output may be considered a symbol clock.
상기 심볼 클럭을 기준으로 시스템에 필요한 클럭 신호를 만든다(125). 또한 상관기의 출력신호는 AGC(Automatic Gain Control, 자동 이득 제어)에도 이용된다.A clock signal necessary for the system is generated based on the symbol clock (125). The output signal of the correlator is also used for AGC (Automatic Gain Control).
비교기(127)에서는 채널변경, 전원인가......등으로 AFC신호가 1 또는 입력 데이타값이 문턱값 3 보다 클때는 초기화 상태로써 AGC신호의 이득을 최대로 제어한다.In the comparator 127, when the AFC signal is 1 or the input data value is larger than the threshold value 3 due to channel change, power supply, etc., the gain of the AGC signal is controlled to the maximum as an initialization state.
정상상태(동기신호 획득후)에서는 AGC누적기(126)는 상관기의 출력신호를 누적하여 적절하게 튜너 및 IF이득을 제어한다.In steady state (after synchronous signal acquisition), the AGC accumulator 126 accumulates the output signal of the correlator and controls the tuner and IF gain as appropriate.
또한 본 발명은 세그먼트 동기 신호를 찾기 위하여 관찰 구간에 해당하는 메모리를 이용할 수 있다.In addition, the present invention may use a memory corresponding to the observation interval to find the segment synchronization signal.
본 발명은 많은 기억 소자를 필요로 하는 종래기술이 가지는 문제점을 극복하여 기억 소자의 크기를 줄이고, 동기신호 복원에 이용된 일부회로를 클럭복원, AGC제어에 이용하여 하드웨어 구현을 용이하게 하여 제조비용을 절감시키는 효과를 가진다.The present invention overcomes the problems of the prior art, which requires a large number of memory elements, reduces the size of the memory elements, and facilitates hardware implementation by using some circuits used for restoring synchronization signals for clock restoration and AGC control. Has the effect of reducing the
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018784A KR0140778B1 (en) | 1995-06-30 | 1995-06-30 | Timing recovery method and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018784A KR0140778B1 (en) | 1995-06-30 | 1995-06-30 | Timing recovery method and circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970004503A KR970004503A (en) | 1997-01-29 |
| KR0140778B1 true KR0140778B1 (en) | 1998-07-01 |
Family
ID=19419201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950018784A KR0140778B1 (en) | 1995-06-30 | 1995-06-30 | Timing recovery method and circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0140778B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345045B1 (en) | 1997-06-24 | 2002-02-05 | Nec Corporation | Synchronous capture circuit for code division multiple access communication |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990049090A (en) * | 1997-12-11 | 1999-07-05 | 김영환 | Segment Sync Detector of High Definition TV Receiver |
| JP2894342B1 (en) | 1998-03-13 | 1999-05-24 | 日本電気株式会社 | Slot timing detection method and detection circuit, mobile station and mobile communication system |
-
1995
- 1995-06-30 KR KR1019950018784A patent/KR0140778B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345045B1 (en) | 1997-06-24 | 2002-02-05 | Nec Corporation | Synchronous capture circuit for code division multiple access communication |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004503A (en) | 1997-01-29 |
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