KR0140030B1 - Fusing system - Google Patents
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Abstract
이 발명은 퓨징 시스템에 관한 것으로, 퓨징 작업을 편리하고, 효과적으로 수행하기 위하여, 인터페이스부와, 로직부와; 퓨징회로로 구성되어, 패키지상에서 단 3개의 핀으로 퓨징하고자 하는 포인트를 모두 선택적으로 퓨징하는 퓨징 시스템에 관한 것이다.The present invention relates to a fusing system, in order to conveniently and efficiently perform a fusing operation, the interface unit, a logic unit; It is composed of a fusing circuit, and relates to a fusing system for selectively fusing all the points to be fused with only three pins on the package.
Description
제1도는 이 발명의 실시예에 따른 퓨징 시스템의 블럭 구성도.1 is a block diagram of a fusing system according to an embodiment of the present invention.
제2도는 이 발명의 실시예에 따른 퓨징 시스템의 로직부의 상세도.2 is a detailed view of a logic portion of a fusing system according to an embodiment of the present invention.
제3도는 시리얼 데이타의 구성도.3 is a block diagram of serial data.
제4도는 제3도의 1프레임 단위의 데이타 구성도이다.FIG. 4 is a data configuration diagram in units of one frame shown in FIG.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1:인터페이스부 2:로직부1: Interface part 2: Logic part
3:퓨징회로 10:제1시리얼 데이타 블록3: Fusing Circuit 10: First Serial Data Block
20:제2시리얼 데이타 블록 30:엔드마크 디코딩부20: second serial data block 30: end mark decoding unit
40:시리얼 패러렐 변환기 50:어드레스 디코딩부40: serial parallel converter 50: address decoding unit
60:제1래치부 70:제2래치부60: first latch portion 70: second latch portion
80:실렉터80: selector
이 발명은 퓨징 시스템(Fusing system)에 관한 것으로 더욱 상세하게 말하자면, 집적회로를 제조하는데 있어서, 퓨저블 링크(Fusible Link)의 퓨징을 웨이퍼 상에서 하는 것이 아니고, 패키지 상에서 단 3개의 핀으로 퓨징하고자 하는 포인트를 모두 선택적으로 퓨징할 수 있는 퓨징 시스템에 관한 것이다.The present invention relates to a fusing system. More specifically, in the manufacture of integrated circuits, the fusing of a fusible link is not performed on a wafer, but on the package with only three pins. A fusing system capable of selectively fusing all of the points.
일반적으로 집적회로(IC) 제조공정에 있어서, 동일한 집적회로를 제조한다고 하더라도 제조된 집적회로의 전기적 특성은 여러 가지로 나올 수가 있다.In general, in the integrated circuit (IC) manufacturing process, even if the same integrated circuit is manufactured, the electrical characteristics of the manufactured integrated circuit may come in various ways.
왜냐하면 집적회로 제조공정의 특성상 제조되는 과정이 복잡하고 여러 단계를 거쳐서 완성이 되는 특징이 있어서 언제나 같은 조건을 유지하기가 어렵기 때문이다.Because of the characteristics of the integrated circuit manufacturing process, the manufacturing process is complicated, and it is difficult to maintain the same conditions at all times because it is completed through several steps.
따라서 제조된 집적회로의 최종 전기적 특성은 설계목표 중심치를 기준으로 어느 특성 분포를 갖게 된다.Therefore, the final electrical characteristics of the fabricated integrated circuit have a certain characteristic distribution based on the center of the design target.
하지만 집적회로가 적용될 제품에서는 전기적 특성 분포를 아주 작게 관리되어져야할 항목이 있다.However, there is an item in which the distribution of electrical characteristics must be managed very small in the product to which the integrated circuit is applied.
예를 들면 브이티알(VTR)의 브이에이치에스(VHS)규격의 엔티에스씨(NTSC) 방식에 있어서 영상신호의 싱크 팁(Sync Tip)에 대한 에프엠(FM) 반송파 주파수는 3.4±0.1 ㎒로 명시되어 있다.For example, in the NTSC method of VTR, the FM carrier frequency for the sync tip of the video signal is 3.4 ± 0.1 MHz. It is.
따라서 상기 규격에 맞는 브이티알을 제작하기 위해서는 규정되어 있는 규격을 준수하여야 한다.Therefore, in order to manufacture VTI that meets the above standards, the prescribed standards must be observed.
그러나 집적회로의 설계목표를 정확하게 하여 설계하고 제조하였다고 하더라도 집적회로 목표사양을 만족시키지 못하는 경우가 있다.However, even if the design goal of the integrated circuit is precisely designed and manufactured, it may not meet the integrated circuit target specification.
그래서 이러한 문제 해결을 위해 사용되었던 방법중에 하나가 퓨징을 이용한 집적회로의 전기적 특성 조정 방법이다. 즉, 저항치를 조정하거나, 전류치를 조정하거나, 전압 레벨을 조정하여 집적회로의 전기적 특성을 중심치에 맞도록 조정하기 위한 방법의 하나로 퓨징기술을 사용하였다.Therefore, one of the methods used to solve this problem is a method of adjusting the electrical characteristics of the integrated circuit using fusing. In other words, the fusing technique is used as a method for adjusting the resistance, the current, or the voltage level to adjust the electrical characteristics of the integrated circuit to a center value.
집적회로 제조상 필요에 의하여 퓨징을 하는데 있어서, 종래에는 집적회로를 조립하기 전에 웨이퍼 상에서 퓨징하고자 하는 소자 양단에 패드(Pad)를 설정하여 필요시 패드 양단에 전압 혹은 전류를 인가하여 퓨징이 되는 방식이 사용되어 왔다.In the fusing according to the necessity of integrated circuit manufacturing, conventionally, a pad is set on both sides of a device to be fused on a wafer before assembling the integrated circuit, and if necessary, voltage or current is applied to both ends of the pad to fuse. Has been used.
그러나, 웨이퍼 상태에서 퓨징된 집적회로의 전기적 특성과 조립된 패키지 상태에서 퓨징된 집적회로의 전기적 특성에는 차이가 있다. 왜냐하면, 웨이퍼 상태에서는 주위의 온도, 빛, 전원의 인터커넥션 상태 등에 의하여 칩의 전기적 특성이 영향을 잘 받기 때문이다. 그러므로 보다 정확한 전기적 특성을 확보하기 위하여서는 패키지 상태에서 필요한 부분의 퓨징을 실현하는 것이 필요하다.However, there is a difference between the electrical characteristics of the integrated circuit fused in the wafer state and the electrical characteristics of the fused integrated circuit in the assembled package state. This is because in the wafer state, the electrical characteristics of the chip are well influenced by the ambient temperature, light, and the interconnection state of the power supply. Therefore, in order to ensure more accurate electrical characteristics, it is necessary to realize the necessary fusing in the package state.
그러나, 웨이퍼 상에서는 퓨징하려는 양단에 프르빙 팁(Probing Tip)으로 직접 전압 또는 전류를 인가하여 퓨징이 되도록 할 수 있으나 패키지 상에서는 제한된 핀 수 때문에 원하는 곳의 퓨징을 하기 어려운 단점이 있다.However, on the wafer, fusing may be applied by applying a voltage or current directly to both ends of the wafer to be fused, but there is a disadvantage in that it is difficult to fuse at a desired location due to the limited number of pins on the package.
즉, 패키지 상태에서 퓨징하는 방법은 퓨징하고자 하는 곳을 핀으로 연결하여 쉽게 실현할 수 있으나 퓨징해야 할 곳이 많은 경우에는 핀 수가 증가하여 패키지 크기가 비례적으로 증가되어 제조비용이 증가되고 집적회로가 적용되는 제품의 PCB(Printed Circuit Board) 사이즈가 증가하여 동일 기능을 하는 집적회로에 대한 경쟁력이 떨어지는 단점이 있다.In other words, the method of fusing in a packaged state can be easily realized by connecting pins to be fused, but when there are many places to be fused, the number of pins increases and the size of the package increases proportionally, leading to an increase in manufacturing cost and an integrated circuit. Printed Circuit Board (PCB) size of the applied product is increased, so there is a disadvantage that the competitiveness for integrated circuits having the same function is inferior.
그러므로 본 발명의 목적은 종래의 단점을 해결하기 위한 것으로 3개의 핀만으로 원하는 수십가지의 포인트를 퓨징하고, 제조비용을 줄이는 퓨징시스템을 제공하고자 하는데 있다.Therefore, an object of the present invention is to solve a conventional drawback to provide a fusing system for fusing dozens of points desired by only three pins, reducing the manufacturing cost.
상기 목적을 달성하고자 하는 이 발명의 구성은, 전원 및 외부핀에서 입력되는 신호를 인터페이스부와; 상기 인터페이스부로부터 출력되는 신호를 받아 정보를 검색하여 퓨징해야할 데이터는 퓨징회로로 보내며, 퓨징이 필요없는 데이터는 그대로 출력하기 위한 로직부와; 상기 로직부로부터 받은 데이터를 퓨징하기 위한 퓨징회로로 이루어진다.The configuration of the present invention to achieve the above object, the interface and the signal input from the power supply and external pins; A logic unit for receiving data output from the interface unit, retrieving information and sending data to be fused to a fusing circuit, and outputting data that does not require fusing as it is; It consists of a fusing circuit for fusing the data received from the logic unit.
상기 구성에 의하여 이 발명을 실시할 수 있는 가장 바람직한 실시에를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.When described with reference to the accompanying drawings the most preferred embodiment that can implement this invention by the above configuration as follows.
제1도는 이 발명의 실시에에 따른 퓨징 시스템의 블록 구성도이고,1 is a block diagram of a fusing system according to an embodiment of the present invention,
제2도는 이 발명의 실시예에 따른 퓨징 시스템의 로직부의 상세도이고,2 is a detailed view of the logic portion of the fusing system according to the embodiment of the present invention,
제3도는 시리얼 데이터의 구성도이고,3 is a configuration diagram of serial data,
제4도는 제3도의 1프레임 단위의 데이터 구성도이다.FIG. 4 is a data configuration diagram in units of one frame shown in FIG.
제1도에 도시되어 있듯이, 이 발명의 실시에에 따른 퓨징 시스템의 구성은, 외부의 전원을 입력받는 세트단자(SET) 및 신호를 입력받기 위한 클럭단자(CK), 데이터 단자(D)가 인테페이스부(1)의 입력이 되고, 상기 인터페이스부(1)로부터 출력되는 신호는 로직부(2)에 연결되고, 상기 로직부(2)는 퓨징회로(3)에 연결되는 구조로 이루어진다.As shown in FIG. 1, the fusing system according to the embodiment of the present invention includes a set terminal SET for receiving external power, a clock terminal CK for receiving a signal, and a data terminal D for receiving a signal. An input of the interface unit 1, a signal output from the interface unit 1 is connected to the logic unit 2, and the logic unit 2 is connected to the fusing circuit 3.
제2도에 도시되어 있듯이, 상기한 로직부(2)의 상세한 구성은, 데이터신호(D)와 클럭신호(CK)가 입력되는 제1, 제2시리얼 데이터 블록(10, 20)에 엔드 마크를 디코딩하기 위한 엔드마크 디코딩블록(30)이 연결되고, 상기 시리얼 데이터 블록(20)과 엔드마크 디코딩블록(30)에는 시리얼 패러렐 변환기(40)에 연결되며, 그 출력은 어드레스 디코딩부(50)와 래치부(60)에 연결되고, 상기 어드레스 디코딩부(50)의 출력은 제1, 제2래치부(60, 70)에 연결되며, 상기 제1래치부(60)의 출력은 실렉터(80)에 연결되는 구조로 이루어진다.As shown in FIG. 2, the detailed configuration of the logic unit 2 includes an end mark in the first and second serial data blocks 10 and 20 to which the data signal D and the clock signal CK are input. An endmark decoding block 30 for decoding the signal is connected, and the serial data block 20 and the endmark decoding block 30 are connected to a serial parallel converter 40, and the output thereof is an address decoding unit 50. And the latch unit 60, the output of the address decoding unit 50 is connected to the first and second latch units 60 and 70, and the output of the first latch unit 60 is the selector 80. ) Is connected to the structure.
상기한 시리얼 데이터(D)의 구성은 제3도에 도시되어 있듯이, 퓨즈 스탑(FUSE STOP)과, 실제 데이터(ADJ1, …, ADJn)와 퓨즈 스타트(FUSE START)를 포함하는 구조로 이루어진다.As shown in FIG. 3, the serial data D has a structure including a fuse stop FUSE STOP, actual data ADJ1, ..., ADJn, and a fuse start FUSE START.
또한 제3도의 1프레임의 구조는 제4도에 도시되어 있듯이, 어드레스와 데이터와 엔드마크로 이루어진다.The structure of one frame of FIG. 3 is composed of an address, data, and an end mark, as shown in FIG.
상기 구성에 의한 이 발명의 실시예에 따른 퓨징 시스템의 작용은 다음과 같다.The operation of the fusing system according to the embodiment of the present invention by the above configuration is as follows.
이 발명의 실시예에 따른 퓨징 시스템은 시리얼 데이터의 구성을 어떻게 하는가에 따라서 조정모드와 퓨징모드로 구분하여 작동시킨다.The fusing system according to the embodiment of the present invention operates by dividing the adjustment mode and the fusing mode according to the configuration of the serial data.
먼저, 조정모드시에는 본 퓨징 시스템이 적용되는 집적회로에서 어느 포인트를 퓨징하면 전기적 특성이 최적의 상태인지를 체크한다.First, in the adjustment mode, it is checked whether the electrical characteristics are optimal when fusing any point in the integrated circuit to which the present fusing system is applied.
제4도에 도시되어 있듯이 조정모드에서는 데이터의 구성비트수가 n개라면 2의 n승 가지의 정보를 가지며, 각 어드레스에 있어서 최적의 정보가 무었인지를 판단한 후에 그 정보를 퓨징모드시의 데이터로 사용한다.As shown in FIG. 4, in the adjustment mode, if the number of configuration bits of the data is n, the data has a power of 2, and after determining what is the best information for each address, the information is used as the data in the fusing mode. do.
또한 시리얼 데이터는 제3도에 도시되어 있는데, 여기서 퓨즈 스타트신호 다음의 데이터는 퓨징회로(3)로 가며 퓨즈 스탑신호 다음의 데이터는 곧바로 출력된다.In addition, the serial data is shown in FIG. 3, where the data following the fuse start signal goes to the fusing circuit 3, and the data following the fuse stop signal is immediately output.
상기왁 같은 시리얼 데이터(D)가 클럭신호(CK)와 전원과 함께 인가되면 인터페이스부(1)를 통하여 로직부(2)로 인가되면 이 발명의 실시예에 따른 퓨징 시스템의 동작이 시작된다.When the wax-like serial data D is applied together with the clock signal CK and the power supply, the serial data D is applied to the logic unit 2 through the interface unit 1 to start the operation of the fusing system according to the exemplary embodiment of the present invention.
시리얼 데이터(D)는 제2도의 데이터(D) 단자를 통하여 제1시리얼 데이터 블록(10)으로 입력되어, 그 옆의 제2시리얼 데이터 블록(20)까지 연속적으로 입력된다.The serial data D is input to the first serial data block 10 through the data D terminal of FIG. 2, and is continuously input to the second serial data block 20 adjacent thereto.
이때 제1시리얼 데이터 블록(10)에 입력된 시리얼 데이터(D) 중의 엔드마크가 엔드마크 디코딩부(30)로 입력되어 1프레임이 입력되었음을 인지한다. 즉, 제2시리얼 데이터 블록(10)에는 엔드마크가 위치하고, 그 옆의 시리얼 데이터 블록(20)에는 어드레스와 데이터가 위차한다.At this time, the end mark of the serial data D input to the first serial data block 10 is input to the end mark decoding unit 30 to recognize that one frame is input. That is, an end mark is located in the second serial data block 10, and an address and data differ in the next serial data block 20.
상기 시리얼 데이터(D)는 시리얼 패러렐 변환기(40)로 입력되어 패러렐 형태로 변환된 후에 어드레스 디코딩부(50)에 입력된다.The serial data D is input to the serial parallel converter 40 and converted into a parallel form, and then input to the address decoding unit 50.
상기 어드레스 디코딩부(50)에서 패러렐 데이터의 어드레스 부분을 인식하여 조정모드인지 퓨징모드인지를 판단하고 그에 맞는 주소로 데이터 부분을 전송한다. 즉, 조정모드인 경우에는 제1래치부(60)를 통하여 실렉터(80)로 보내며, 퓨징모드인 경우에는 제1래치부(60) 및 제2래치부(70)를 통하여 퓨징회로(3)로 데이터(CADJ1 ∼ CADJn)를 전송한다.The address decoding unit 50 recognizes the address portion of the parallel data to determine whether it is the adjustment mode or the fusing mode, and transmits the data portion to the address corresponding thereto. That is, in the adjusting mode, the first latch unit 60 is sent to the selector 80 through the first latch unit 60, and in the fusing mode, the fusing circuit 3 passes through the first latch unit 60 and the second latch unit 70. Transfer data CADJ1 to CADJn.
퓨징회로(3)로 입력된 데이터는 최적의 정보로 퓨징이 되어 로직부(2)실렉터(80)로 데이터(FADJ1 ∼ FADJn)를 전송한다.The data input to the fusing circuit 3 is fused with optimal information to transmit data FADJ1 to FADJn to the logic unit 2 selector 80.
퓨징이 완료된 후에는 세트(SET)단자는 그라운드에 연결하여 로직적으로 로우상태가 되도록 하여 집적회로가 전자제품에 적용되어 동작을 하는데 지장이 없도록 한다.After the fusing is completed, the SET terminal is connected to the ground so that it is logically low so that the integrated circuit can be applied to the electronics to operate.
상기한 바와 같은 퓨징 시스템은 집적회로의 무조정화를 위한 방법으로 사용될 수가 있는데, 퓨징을 진행하기에 앞서서 집적회로의 전기적 특성상 어떠한 포인트를 퓨징하면 집적회로를 전자제품에 적용하더라도 집적회로의 전기적 특성을 조정하지 않고도 특성이 좋은 전자제품을 생산할 수 있는지를 측정한다.The above-described fusing system can be used as a method for unregulating the integrated circuit. Before fusing, if any point is fused due to the electrical characteristics of the integrated circuit, the electrical characteristics of the integrated circuit may be changed even if the integrated circuit is applied to electronic products. Measures whether a good electronic product can be produced without adjustments.
그 다음 측정된 결과를 퓨징이라는 단계를 거쳐서 각각의 집적회로는 항상 최적의 전기적 특성이 유지되도록 함으로써 전자제품 제조업체에서는 전자제품의 제조상 어떠한 미세조정도 필요하지 않게 되어 생산성 향상에 따른 상당한 제조원가의 절감 및 경쟁력 확보가 가능하여 매출을 증대할 수 있다.The measured results are then subjected to a step called fusing to ensure that each integrated circuit always maintains its optimal electrical properties, so that electronics manufacturers do not need to make any fine adjustments in the manufacturing of electronics, resulting in significant manufacturing cost savings resulting from increased productivity. It is possible to secure competitiveness and increase sales.
이상에서와 같이 이 발명의 실시예에서, 3개의 핀 만으로 원하는 수십가지의 포인트를 퓨징하여 제조비용을 줄여 생산성을 향상할 수 있는 잇점을 가진 퓨징시스템을 제공할 수 있다.In the embodiment of the present invention as described above, it is possible to provide a fusing system having the advantage of improving the productivity by reducing the manufacturing cost by fusing dozens of desired points with only three pins.
Claims (5)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039687A KR0140030B1 (en) | 1994-12-30 | 1994-12-30 | Fusing system |
| JP7269832A JPH0917957A (en) | 1994-12-30 | 1995-10-18 | Fusing system |
| DE19548984A DE19548984A1 (en) | 1994-12-30 | 1995-12-28 | System for fuse couplers in integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039687A KR0140030B1 (en) | 1994-12-30 | 1994-12-30 | Fusing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026651A KR960026651A (en) | 1996-07-22 |
| KR0140030B1 true KR0140030B1 (en) | 1998-07-15 |
Family
ID=19405738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039687A KR0140030B1 (en) | 1994-12-30 | 1994-12-30 | Fusing system |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0917957A (en) |
| KR (1) | KR0140030B1 (en) |
| DE (1) | DE19548984A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636753B1 (en) * | 1998-04-30 | 2006-10-20 | 마이크로나스 게엠베하 | Method for parametrizing an integrated circuit and an integrated circuit therefor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154667B1 (en) * | 1995-10-13 | 1998-12-01 | 김광호 | Fusing circuit |
| DE19743271C1 (en) * | 1997-09-30 | 1998-10-29 | Siemens Ag | Metallic fuse segment linear arranging method, e.g. for integrated circuit and memory |
| DE19912446C1 (en) * | 1999-03-19 | 2000-11-09 | Micronas Intermetall Gmbh | Device for setting operating variables in several programmable integrated circuits, in particular each containing a Hall generator |
| DE10052484B4 (en) * | 2000-10-23 | 2006-04-13 | Stmicroelectronics Gmbh | Zapping circuit and Zapping method |
| JP2009016657A (en) * | 2007-07-06 | 2009-01-22 | Tokyo Electron Ltd | Method for re-forming resist pattern |
-
1994
- 1994-12-30 KR KR1019940039687A patent/KR0140030B1/en not_active IP Right Cessation
-
1995
- 1995-10-18 JP JP7269832A patent/JPH0917957A/en active Pending
- 1995-12-28 DE DE19548984A patent/DE19548984A1/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636753B1 (en) * | 1998-04-30 | 2006-10-20 | 마이크로나스 게엠베하 | Method for parametrizing an integrated circuit and an integrated circuit therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026651A (en) | 1996-07-22 |
| JPH0917957A (en) | 1997-01-17 |
| DE19548984A1 (en) | 1996-07-04 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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