KR0137462B1 - 다이나믹·랜덤·액세스·메모리 - Google Patents

다이나믹·랜덤·액세스·메모리

Info

Publication number
KR0137462B1
KR0137462B1 KR1019890009645A KR890009645A KR0137462B1 KR 0137462 B1 KR0137462 B1 KR 0137462B1 KR 1019890009645 A KR1019890009645 A KR 1019890009645A KR 890009645 A KR890009645 A KR 890009645A KR 0137462 B1 KR0137462 B1 KR 0137462B1
Authority
KR
South Korea
Prior art keywords
address
signal
row
output
cbr
Prior art date
Application number
KR1019890009645A
Other languages
English (en)
Other versions
KR900002307A (ko
Inventor
우에하라 히데노리
Original Assignee
고스기 노부미쓰
오끼뎅끼 고오교오 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고스기 노부미쓰, 오끼뎅끼 고오교오 가부시끼가이샤 filed Critical 고스기 노부미쓰
Publication of KR900002307A publication Critical patent/KR900002307A/ko
Application granted granted Critical
Publication of KR0137462B1 publication Critical patent/KR0137462B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

다이나믹·랜덤·액세스·메모리
제1도는 본 발명의 제1의 실시예를 표시한 것으로 DRAM에 있어서 행어드레스버퍼 및 행프리디코더의 구성도.
제2도는 종래의 DRAM의 개략구성도.
제3도는 제2도중의 행어드레스버퍼의 구성도.
제4도는 제2도중의 CBR 제어회로의 회로도.
제5도는 제4도중의 NAND게이트의 회로도.
제6도는 제3도의 타임챠트.
제7도는 제1도의 타임챠트.
제8도는 본 발명의 제2의 실시예를 표시하는 프리디코더의 구성도.
＊도면의 주요부분에 대한 부호의 설명＊
1: 메모리셀 매트릭스2: 행어드레스디코더
3: 열어드레스디코더4: 카운터
6: 열어드레스버퍼8: 열프리디코더
9: RAS제어회로10: CBR제어회로
50, 50-0∼50-N: 행어드레스 버퍼
70, 70-0∼70-N: 행프리디코더
71: 스위치수단72: 디코드회로
70-0A, 71-0B∼71-MA, 71-MB: 트랜스퍼게이트
72-0A, 72-0B∼72-MA, 72-MB: NAND게이트
본 발명은, 열어드레스 스트로브 신호(CAS)가 예를 들면 고레벨에서 저레벨로 변화한 후, 행어드레스 스트로브 신호(RAS)를 고레벨에서 저레벨로 하여 내부에서 발생된 내부 어드레스 신호에 의하여 메모리를 리플레시하는 기능(이하, CBR 리플레시 기능이라 함)을 가지는 다이나믹·랜덤·액세스·메모리(이하, DRAM이라 함) 특히 외부 어드레스 신호와 내부 어드레스 신호의 전환 기능을 갖는 행프리디코더를 내장한 DRAM에 관한 것이다.
종래, 이 종류의 기술로서는 예를 들면 제2도∼제5도와 같은 것이 있었다.
이하, 그 구성을 도면을 사용하여 설명한다.
제2도는 종래의 DRAM의 한 구성예를 표시하는 개략 구성도이다.
이 DRAM은, 복수의 메모리셀 및 센스앰프를 가지는 메모리셀 매트릭스(1)를 구비하고, 그 메모리셀 매트릭스(1)에는 행선택용의 행어드레스디코더(2), 열선택용의 열어드레스디코더(3) 및 도시하지 않은 입출력 회로등이 접속되어 있다.
또, CBR 리플레시용의 내부어드레스 신호(A0∼AN)를 출력하는 카운터(4), 행어드레스버퍼(5) 및 열어드레스 버퍼(6)가 설치되어, 그 행어드레스버퍼(5)가 행프리디코더(7)를 사이에 두고 행어드레스디코더(2)에 접속됨과 아울러, 열어드레스버퍼(6)가 열프리디코더(8)를 사이에 두고 열어드레스디코더(3)에 접속되어 있다.
행어드레스버퍼(5)에는, 제1의 제어회로인 행어드레스 스트로브 제어회로(이하, RAS 제어회로라 함)(9) 및 제2의 제어회로인 CBR 제어회로(10)도 접속되어 있다.
RAS 제어회로(9)는 행어드레스 스트로브 신호(RAS)를 입력하여 어드레서버퍼 이네블 신호(ABE) 및 반전 행어드레스 스트로브 신호(RAS)를 출력하는 회로, CBR 제어회로(10)는 열어드레스 스트로브 신호(CAS) 및 반전 행어드레스 스트로브 신호(RAS)를 입력하여 어드레스 전환용의 신호(CBR)를 출력하는 회로이다.
행어드레스버퍼(5)는, 신호(ABE)에 의하여 활성화되고, 신호(CBR)에 의하여 외부어드레스 신호(AD0∼ADN) 또는 카운터(4)에서 출력되는 내부어드레스 신호(A0∼AN)의 어느 것인가 한쪽을 입력하고, 행어드레스 신호(RA0∼RAN)를 출력하는 회로이다.
행프리디코더(7)는, 행어드레스 신호(RA0∼RAN)를 해독하여 행프리디코드 어드레스 신호(RP0∼RPM)를 행어드레스디코더(2)에 출력하는 기능을 가지고 있다.
한편, 열어드레스버퍼(6)는 신호(CAS)에 의하여 외부어드레스 신호(AD0∼ADN)에서 열어드레스 신호(CA0∼CAN)를 집어넣는 회로이다.
열프리디코더(8)는, 열어드레스 신호(CA0∼CAN)를 해독하여, 열프리디코드 어드레스 신호(CP0∼CPM)를 열어드레스디코더(3)에 출력하는 회로이다.
제3도는 제2도 중의 행어드레스버퍼(5)의 구성도이다.
이 행어드레스버퍼(5)는, 신호(CBR)의 ″L″에서 외부어드레스 신호(AD0∼ADN)를 입력하여, 신호(CBR)의 ″H″에서 카운터(4)로부터의 내부어드레스 신호(A0∼AN)를 입력하는 스위치 수단(11)을 가지고 그 스위치 수단(11)의 출력측에 신호(ABE)의 ″H″로서 활성화 되어서 행어드레스 신호(RA0∼RAN)를 출력하는 버퍼회로(12)가 접속되어 있다.
제4도는, 제2도 중의 CBR 제어회로(10)의 한 구성예를 표시하는 회로도이다.
이 CBR 제어회로(10)는, MOS렙레의 신호(RAS)를 반전하는 인버터(20)와, 그 인버터(20)의 출력 및 TTL 레벨(트랜지스터·트랜지스터·로직 레벨)의 신호(CAS)의 부정논리적(否定論理積)을 취하는 낸드 게이트(이하, NAND 게이트라 함)(21)와를 구비하고 있다.
NAND 게이트(21)의 출력측에는, 2개의 NAND 게이트(22a,22b)로서 이루어지는 세트·리세트형의 플립 플롭회로(이하, FF회로라 함)(22)가 접속되고 그 FF회로(22)의 출력측에, 신호(CBR) 출력용의 인버터(23)가 접속되어 있다.
제5도는, 제4도 중의 NAND 게이트(22)의 한 구성예를 표시하는 회로도이다.
이 NAND(22)는, 2개의 P채널 MOS 트랜지스터(이하 PMOS라 함)(31, 32) 및 2개의 N채널 MOS 트랜지스터(33, 34)로서 구성되어 있다.
신호(CAS)가 PMOS(31) 및 NMOS(33)의 각 게이트에 접속됨과 아울러, 인버터(21)의 출력측이 PMOS(32) 및 NMOS(34)의 각 게이트에 접속되어 있다.
PMOS(31, 32)는 전원전위(Vcc)와 출력노드(N)와의 사이에 병렬접속되어, 그 출력노드(N)와 어스와의 사이에 NMOS(33, 34)가 직렬 접속되어 있다.
신호(CAS) 및 인버터(21)의 출력이 ″H″일때, PMOS(31, 32)가 오프, NMOS(33, 34)가 온하여 출력노드(N)가 ″L″가 된다.
신호(CAS) 및 인버터(24)의 출력이 ″H″ 및 ″L″ 또는 ″L″ 및 ″L″일때에는 출력노드(N)가 ″H″가 된다.
이상과 같이 구성되는 DRAM의 동작을 설명한다.
제2도에 있어서 판독동작을 행할려면, 행어드레스 스트로브 신호(RAS)에 의하여 RAS 제어회로(9)에서 ″H″의 어드레스버퍼 이네이블 신호(ABE)가 출력됨과 아울러, 열어드레스 스트로브 신호(CAS)에 의하여 CBR 제어회로(10)가 ″L″의 신호(CBR)가 출력된다.
그러면, 제3도의 행어드레스버퍼(5)에 있어서 스위치 수단(11)이 신호(CBR)의 ″L″에 의하여 외부 어드레스 신호(AD0∼ADN)측에 들아가서, 그 외부 어드레스 신호(AD0∼ADN)가 스위치 수단(11)을 통하여 버퍼회로(12)에 공급된다.
버퍼회로(12)는 신호(ABE)의 ″H″에 의하여 활성화 되어, 외부어드레스 신호(AD0∼ADN)에서 행어드레스 신호(RD0∼RAN)만을 잡아넣는다.
잡아넣은 행어드레스 신호(RA0∼RAN)는, 행프리디코더(7)에서 해독되어 행프리디코더 어드레스 신호(PR0∼PRM)가 되어, 다시금 그 신호(PR0∼PRM)가 행어드레스 디코더(2)에서 해독되어서 메모리셀 매트릭스(1)의 행방향이 선택된다.
한편, 제2도의 열어드레스버퍼(6)는 열어드레스 스트로브 신호(CAS)에 의하여, 외부어드레스 신호(AD0∼ADN)에서 열어드레스 신호(CA0∼CAN)만을 잡아 넣는다.
잡아넣은 열어드레스 신호(CA0∼CAN)는, 열프리 디코더(8)에서 해독되어 열프리디코드 어드레스 신호(CP0∼CPM)로 되어, 다시금 그 신호 (CP0∼CPM)가 열어드레스디코더(3)에서 해독되어 메모리셀 매트릭스(1)의 열방향이 선택된다.
메모리셀 매트릭스(1)에 있어서 선택된 메모리셀의 데이타는, 도시하지 않은 센스앰프로서 검출·증폭된 후, 입출력 회로등을 통하여 데이타로서 출력된다.
데이타를 기록하는 경우에는, 상기와 마찬가지로 메모리셀 매트릭스(1)의 행방향과 열방향을 선택한 후, 그 선택된 메모리셀에 외부의 데이타를 기록하면 좋다.
다음에, 제6도를 참조하면서 CBR 리플레시 동작을 설명한다.
또한, 제6도는 제3도의 타임챠트이다.
행어드레스 스트로브 신호(RAS)가 ″H″의 스탠드 바이 모드에 있어서, 열어드레스 스트로브 신호(CAS)가 ″H″에서 ″L″로 내려간후, 행어드레스 스트로브 신호(RAS)가 ″H″에서 ″L″로 내려가서 CBR 리플레시 모드가 되면, 제2도 및 제4도의 CBR 제어회로(10)는 ″H″의 신호 (CBR)를 출력하여 제3도에 있어서 행어드레스버퍼 중의 스위치 수단(11)을 내부어드레스 신호(A0∼AN)측에 전환한다.
이어서, RAS 제어회로(9)는 ″H″의 신호(ABE)를 출력하여, 행어드레스버퍼(5) 중의 버퍼회로(12)를 활성화한다.
버퍼회로(12)는, 카운터(4)에서 출력되는 내부 어드레스 신호(A0∼AN)에 의거하여, 소정시간 후에 행어드레스 신호(RA0∼RNA)를 출력한다.
이 행어드레스 신호(RA0∼RAN)에 의하여, 행프리 디코더(7) 및 행어드레스디코더(2)를 통하여 메모리셀 매트릭스(1) 중의 센스앰프가 활성화 되어, 메모리셀이 순차 리플레시 되어 간다.
이 CBR 리플레시 시에 있어서, 제3도의 버퍼회로(12)는 신호(ABE)의 ″H″에 의하여 활성화 되지만, 그 활성화 시에 내부어드레스 입력인지, 외부 어드레스 입력인지가 결정되어 있지 않으면, 오동작의 원인이 된다.
그 때문에, 스위치 수단(11)을 전환하기 위한 신호(CBR)는, 적어도 버퍼회로(12)가 활성화 되기 전에 ″H″가 되도록 CBR 제어회로(10)의 동작 속도가 설정된다.
그러나, 상기 구성의 DRAM에서는 다음과 같은 과제가 있다.
어드레스 전환용의 신호(CBR)를 출력하는 CBR 제어 회로(10)는, 제4도 및 제5도에 표시하는 것과 같이, 스탠드 바이시(대기시)에 있어서 TTL 레벨의 열어드레스 스트로브 신호(CAS) 및 MOS 레벨의 반전 행어드레스 스트로브 신호( RAS)가 입력되면, 입력단의 NAND 게이트(22)에 있어서 NMOS(33, 34)에 예를 들면 300μA 정도의 전류(I)가 흐르므로, 스탠드 바이시에 있어서도 전력을 소비한다.
더욱, CBR 제어회로(10)는 신호(ABE) 보다도 빨리 신호(CBR)를 ″H″로 하지 않으면 안되므로, 예를 들면 입력단의 NAND 게이트(22)에 있어서 MOS 트랜지스터의 디멘젼을 크게하여 동작속도를 향상시키는 것이 필요하게 된다.
그런데, MOS 트랜지스터의 디멘젼이 커지면 스탠드 바이시의 소비전력이 증가한다.
반대로 스탠드 바이시의 전력 소비량을 감소시킬려고 하면, 신호(CBR)의 출력 동작이 지연되어, 외부 어드레스 입력과 내부어드레스 입력의 전환이 버퍼회로(12)의 동작 개시에 알맞지 못하여 오동작할 염려가 있다.
따라서, CBR 제어회로(10)에 있어서 스탠드 바이시의 전력소비를 적게하면서 동작속도를 빨리하는 것이 곤란하였다.
본 발명은 상기 종래 기술이 갖고 있던 문제점으로서 CBR 제어회로에 있어서 스탠드 바이시의 소비전력이 큰점에 관하여 해결한 DRAM을 제공하는 것이다.
상기 과제를 해결하기 위하여 청구범위 제1항의 발명에서는, 어드레스버퍼 이네이블 신호를 출력하는 제1의 제어회로, 어드레스 전환용의 신호를 출력하는 제2의 제어회로, 행어드레스버퍼, 행프리 디코더 및 행어드레스디코더 등을 구비한 CBR 리플레시 기능을 갖는 DRAM에 있어서, 상기 행어드레스버퍼로 상기 외부어드레스 신호가 입력된 후에 상기 어드레스버퍼 이네이블 신호에 의하여 활성화 되어, 소정시간 후에 외부행어드레스 신호를 출력하는 회로구성을 한다.
다시, 상기 행프리디코더는 상기 어드레스 전환용의 신호에 의하여 상기 외부행어드레스 신호는 내부어드레스 신호의 어느 것인가 한쪽을 전환 입력하는 스위치 수단과, 이 스위치 수단에 의하여 입력된 신호를 해독하여 행프리디코더 어드레스 신호를 출 력하는 디코드 회로로서 구성한 것이다.
또, 특허청구의 범위 제2항의 발명에서는 상기 행프리디코더를 상기 행어드레스버퍼에서 출력되는 외부행어드레스 신호를 해독하는 제1의 디코드 회로와, 상기 내부어드레스 신호를 해독하는 제2의 디코드 회로와, 상기 어드레스 전환용의 신호에 의하여 상기 제1 또는 제2의 디코드 회로의 출력을 전환 출력하는 스위치 수단으로서 구성한 것이다.
특허청구의 범위 제1항의 발명에서는 이상과 같이 DRAM을 구성하였으므로, 행프리디코더 중의 스위치 수단은, 내부어드래스 신호가 입력되기 직전에 어드레스 전환용의 신호를 수신하여 전환 동작을 행하면 좋은 고로, 제1의 제어회로에서 출력되는 어드레스버퍼 이네이블 신호의 동작 속도에 대하여, 제2의 제어회로의 동작 속도에 여유를 갖게하는 작용을 한다.
특허청구의 범위 제2항의 발명의 스위치 수단도 마찬가지의 작용을 한다.
따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제1도는 본 발명의 제1의 실시예를 표시하는 DRAM에 있어서 행어드레스버퍼 및 행프리디코더의 구성도이다.
이 행어드레스버퍼(50) 및 행프리디코더(70)는, 제2도의 DRAM에 있어서 행어드레스버퍼(5) 및 행프리디코더(7)를 대신하여 설치되는 회로이다.
행어드레스버퍼(50)는, 어드레스 신호수에 대응하여 복수개(N+1) 설치되므로, 외부어드레스 신호(AD0∼ADN)를 입력하여, 제2도의 RAS 제어회로(9)에서 출력되는 어드레스버퍼 이네이블 신호(ABE)의 ″H″에 의하여 활성화 되어서 소정시간 후에 외부행어드레스 신호(RAD0∼RADN)를 출력하는 회로이다.
이 회로의 출력측에 접속되는 복수개(M+1)의 행프리디코더(70)는, 스위치 수단(71)과 디코드 회로(72)로서 각각 구성되어 있다.
스위치 수단(71)은, 외부행어드레스 신호(RAD0∼RADN), 또는 제2도의 카운터(4)에서 출력되는 내부어드레스 신호(A0∼AN) 중의 어느 것인가 한쪽을, 제2도의 CBR 제어회로(10)에서 출력되는 어드레스 전환용의 신호(CBR)에 의하여 전환입력하는 기능을 가지고, 트랜스퍼 게이트 등으로 구성되어 있다.
디코드 회로(70)는, 스위치 수단(71)로부터의 신호를 해독하여 행프리디코더 어드레스 신호(RP0∼RPM)를 생성하여, 그것을 제2도의 행어드레스디코더(2)에 공급하는 기능을 가지고 NAND 게이트나 노아 게이트(이하, NOR 게이트라 함) 등의 논리회로로서 구성되어 있다.
제7도는 제1도의 타임챠트이며, 이 도면을 참조하면서 CBR 리플레시 동작을 설명한다.
행어드레스 스트로브 신호(RAS) 및 열어드레스 스트로브 신호(CAS)가 ″H″의 스탠드 바이모드에서는, 제2도의 RAS 제어회로(9)에서 출력되는 어드레스 버퍼 이네이블 신호(ABE) 및 반전 행어드레스 스트로브 신호(RAS)가 ″L″이기 때문에, 제1도의 행어드레스버퍼(50)는 불활성 상태이다.
또, 제2도의 CBR 제어회로(10)는 신호(CAS)가 ″H″ 및 RAS가 ″L″이기 때문에, 제4도에 표시하는 것과 같이, NAND 게이트(22)의 출력이 ″L″, FF회로(23)의 출력이 원래의 상태(=″H″)이며, 그것이 인버터(24)에서 반전되어 어드레스 전환용의 신호(CBR)가 ″L″로 된다.
신호(CBR)가 ″L″일때는, 제1도의 스위치 수단(71)이 행어드레스버퍼(50)의 출력측에 접속되어 있다.
열어드레스 스트로브 신호(CAS)가 ″H″에서 ″L″로 내려가면, 제2도 및 제4도의 CBR 제어회로(10)에서는, NAND 게이트(22)의 출력이 ″H″, FF회로(23)의 출력이 ″L″로 되기 때문에, 후술하는 CBR 리플레시 모드 기간에 있어서 인버터(24)의 출력신호(CBR)가 ″H″로 올라가서, 제1도의 스위치 수단(71)이 제2도의 카운터(4)의 출력측에 전환된다.
열어드레스 스트로브 신호(RAS)가 ″H″에서 ″L″로 내려가서 CBR 리플레시 모드가 되면, 제2도의 RAS 제어회로(9)에서 출력되는 어드레스버퍼 이네이블 신호(ABE)가 ″H″로 올라가서, 계속하여 반전 행어들스 스트로브 신호(RAS)도 ″H″로 올라간다.
제1도의 행어드레스버퍼(50)는, 외부어드레스 신호(AD0∼ADN)가 입력된후, 신호(ABE)의 ″H″에 의하여 활성화 되어, 소정시간 후에 외부행어드레스 신호(RAD0∼RADN)를 출력한다.
행프리디코더(70)에서는, 외부행어드레스 신호(RAD0∼RADN)를 수신하기 전에, 스위치 수단(71)이 카운터(4)의 출력측에 전환되어 있기 때문에, 그 카운터(4)에서 출력되는 내부어드레스 신호(A0∼AN)를 디코드 회로(72)로 해독하고, 행프리디코더 어드레스 신호(PR0∼PRM)를 제2도의 행어드레스디코더(2)에 출력한다.
그러면 행어드레스디코더(2)는, 행프리디코더 어드레스 신호(PR0∼PRM)를 해독하여 메모리셀 매트릭스(1)의 행방향을 선택하여, 메모리셀을 순차 리플레시하여 간다.
행어드레스 스트로브 신호(RAS) 및 열어드레스 스트로브 신호(CAS)가 ″L″에서 ″H″로 올라가서 스탠드 바이 모드가 되면, 제2도의 RAS 제어회로(9)에서 출력되는 반전 행어드레스 스트로브 신호(RAS) 및 어드레스 버퍼 이네이블 신호(ABE)가 ″H″에서 ″L″로 내려가서 계속하여 CBR 제어회로(10)에서 출력되는 어드레스 전환용의 신호(CBR)도 ″H″에서 ″L″로 내려간다.
신호(ABE)의 ″L″에 의하여 제1도의 행어드레스 버퍼(50)가 불활성 상태가 됨과 아울러, 신호(CBR)의 ″L″에 의하여 스위치 수단(71)이 행어드레스버퍼(50)의 출력측에 전환되어, CBR 리플레시 동작이 끝난다.
본 실시예에서는 다음과 같은 이점이 있다.
CBR 리플레시 시의 외부어들스 신호(AD0∼ADN)와 내부어드레스 신호(A0∼AN)의 전환을, 종래와 같이 행어드레스버퍼(5)에서가 아니고, 행프리디코더(70) 중의 스위치 수단(71)에서 행하고 있다.
그것 때문에, 행프리디코더(70)는 내부어드레스 신호(A0∼AN)가 입력되기 직전에 어드레스 전환용의 신호(CBR)를 수신하면 되므로, CBR 제어회로(10) 내의 입력단의 NAND 게이트(22)를 고속도로 동작시킬 필요가 없다.
따라서 그 NAND 게이트(22)를 구성하는 MOS 트랜지스터의 디멘젼을 작게할 수 있으므로, CBR 제어회로(10) 내에서의 스탠드 바이시의 소비전력을 감소시키는 것이 가능하게 된다.
제8도는 본 발명의 다른 실시예를 표시하는 행프리디코더의 구성도이며, 제1도 중의 요소와 공통의 요소에는 동일한 부호가 붙여져 있다.
이 실시예에서는, 어드레스 신호수에 대응하는 복수개(N+1)의 행어드레스버퍼(50-0∼5-N)의 출력측에, 복수개(M+1, 단 2(N+1)=M+1) 행프리디코더(70-0∼70-M)가 접속되어 있다.
행프리디코더(70--0)는, 제1의 디코드 회로인 NAND 게이트(72-0A)와, 제2의 디코드 회로인 NAND 게이트(72-0B)와를 구비하고, 그들의 각 출력측에 스위치 수단인 트랜스퍼 게이트(71-0A, 71-0B)가 각각 접속되어, 다시 그 트랜스퍼 게이트(71-0A, 71-0B)의 출력측에 행프리디코드 어드레스 신호(RPO)를 출력하기 위한 인버터(73-0)가 접속되어 있다.
NAND 게이트(72-0A)는, 행어드레스버퍼(50-0, 50-1)에서 출력되는 외부행어드레스 신호(RAD0, RAD1)를 해독하여 외부프리디코드 어드레스 신호를 출력하는 회로이며, 또 NAND 게이트(72-0B)는 제2도의 카운터(4)에서 출력되는 내부어드레스 신호(A0,A1)를 해독하여 내부프리디코드 어드레스 신호를 출력하는 회로이다.
트랜스퍼 게이트(71-0A)는, 어드레스 전환용의 신호(CBR)에 의하여 온, 오프 동작하는 PMOS(Q1)와, 어드레스 전환용의 반전신호(CBR)에 의하여 온,오프 동작하는 NMOS(Q2)와의 병렬접속되는 구성되어 있다.
트랜스퍼 게이트(71-0B)는, 반전신호(CBR)에 의하여 온, 오프 동작하는 PMOS와, 신호(CBR)에 의하여 온, 오프 동작하는 PMOS와의 병렬접속으로 구성되어 있다.
이하 마찬가지로 다른 프리디코더(70-1∼70-M), 예를 들면 70-M도, NAND 게이트(72-MA, 72-MB) 트랜스퍼 게이트(71-MA, 71-MB) 및 인버터(73-M)로부터 구성되어 있다.
이상의 구성에 있어서 신호(CBR)가 ″H″, 반전 신호(CBR)가 ″L″일때 트랜스퍼 게이트(71-0A∼71-MA)가 오프, 트랜스퍼 게이트(71-0B∼71-MB)가 온이 되고 NAND 게이트(72-0B∼72-MB)에서 출력되는 내부프리 디코드 어드레스 신호가 그 트랜스퍼 게이트(71-0B∼71-MB)를 통하여 인버터(73-0∼73-M)에 전달되어 해당 인버터(73-0∼73-M)에 반전되어 행프리 디코드 어드레스 신호(RP0∼RPM)로서 출력되어, 제2도의 행어드레스디코더(2)에 공급된다.
신호(CBR)가 ″L″, 반전신호(CBR)가 ″H″일때는, 트랜스퍼 게이트(71-0A∼71-MA)가 온, 트랜스퍼 게이트(71-0B∼71-MB)가 오프가 되어, NAND 게이트(72-0A∼72-MA)에서 출력되는 외부프리디코더 어드레스 신호가 인버터(73-0∼73-M)에 전달되어 그 인버터(73-0∼73-M)에서 반전되어 행프리 디코드 어드레스 신호로서 출력된다.
상기 제1의 실시예의 행프리디코더(70)에서는, 스위치 수단(71)에서 외부어드레스 신호(RAD0∼RADN)와 내부어드레스 신호(A0∼AN)와의 전환을 행한 후에, 그들의 신호를 디코드 회로(72)에서 해독하고 있다.
이것에 대하여 제2의 실시예에서는, 외부 행어드레스 신호(RAD0∼RADN) 및 내부어드레스 신호(A0∼AN)를 NAND 게이트(72-0A, 72-0B∼72-MA, 72-MB)에서 해독한 후, 그들의 해독 결과를 트랜스퍼 게이트(71-0A, 71-0B∼71-MA, 71-MB)에서 전환하여 출력하도록 하고 있는 점에서 다른 것이며, 제1의 실시예와 거의 마찬가지의 이점을 얻을 수 있다.
또한 본 발명은 도시한 실시예에 한정되지 않고 여러가지 변형이 가능하다.
그 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(a) 제8도의 NAND 게이트(72-0A, 72-0B∼72-MA, 72-MB)는, NOR 게이트 등의 다른 논리회로로서 구성하여도 좋다.
(b) 제8도의 트랜스퍼 게이트(71-0A, 71-0B∼71-MA, 71-MB)는, 각 1개의 MOS 트랜지스터나 혹은 다른 스위치 수단으로 구성하는 것도 가능하다.
이상 상세히 설명한 것과 같이, 특허청구의 범위 제1,2항의 발명에 의하면, CBR 리플레시 시의 내부어드레스 신호와 외부어드레스 신호의 전환을 행프리 디코더로서 행하는 구성으로 하였으므로, 어드레스 버퍼 이네이블 신호에 대하여 어드레스 전환용의 신호를 늦게 내더라도 적절한 동작을 행할 수 있다.
그러므로, CBR 제어회로의 입력부는 고속도로 동작시킬 필요가 없이, 그 입력부의 반도체 소자의 디멘젼을 작게할 수 있으므로, 스탠드 바이시의 소비 전력을 감소시키는 것이 가능하다.

Claims (2)

  1. 행어드레스 스트로브 신호에 의거하여 어드레스 버퍼 이네이블 신호를 출력하는 제1의 제어회로와, 열어드레스 스트로브 신호에 의거하여 어드레스 전환용의 신호를 출력하는 제2의 제어회로와, 상기 어드레스 전환용의 신호에 의하여 외부어드레스 신호 또는 내부어드레스 신호의 어느 것인가 한쪽을 입력하여 행어드레스 신호를 출력하는 행어드레스버퍼와, 상기 행어드레스 신호를 해독하여 행프리디코드 어드레스 신호를 출력하는 행프리디코더와, 상기 행프리디코더 어드레스 신호를 해독하여 메모리셀 매트릭스의 행방향을 선택하는 행어드레스디코더와를 구비한 다이나믹·랜덤·액세스·메모리에 있어서 상기 어드레스 버퍼는 상기 외부어드레스 신호가 입력 된후에 상기 어드레스버퍼 이네이블 신호에 의하여 활성화되어 소정시간 후에 외부행어드레스 신호를 출력하는 회로 구성으로 하고 상기 행프리디코더는 상기 어드레스 전환용의 신호에 의하여 상기 외부행어드레스 신호 또는 내부어드레스 신호의 어느 것인가 한쪽을 전환하여 입력하는 스위치 수단과, 상기 스위치 수단에 의하여 입력된 신호를 해독하여 행프리디코드 어드레스 신호를 출력하는 디코드 회로로서 구성한 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  2. 제1항에 있어서 상기 행프리디코더는 상기 행어드레스버퍼에서 출력되는 외부행어드레스 신호를 해독하여 프리디코드 어드레스 신호를 출력하는 제1의 디코드 회로와, 상기 내부어드레스 신호를 해독하여 프리디코드 어드레스 신호를 출력하는 제2의 디코드 회로와, 상기 어드레스 전환용의 신호에 의하여 상기 제1 또는 제2의 디코드 회로의 출력을 전환하여 출력하는 스위치 수단으로 구성한 다이나믹·랜덤·액세스·메모리.
KR1019890009645A 1988-07-07 1989-07-06 다이나믹·랜덤·액세스·메모리 KR0137462B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-169866 1988-07-07
JP63169866A JPH0221490A (ja) 1988-07-07 1988-07-07 ダイナミック・ランダム・アクセス・メモリ

Publications (2)

Publication Number Publication Date
KR900002307A KR900002307A (ko) 1990-02-28
KR0137462B1 true KR0137462B1 (ko) 1998-06-01

Family

ID=15894400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890009645A KR0137462B1 (ko) 1988-07-07 1989-07-06 다이나믹·랜덤·액세스·메모리

Country Status (3)

Country Link
US (1) US4951258A (ko)
JP (1) JPH0221490A (ko)
KR (1) KR0137462B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144168A (en) * 1990-08-17 1992-09-01 Texas Instruments Incorporated Self latching input buffer
EP0511397B1 (en) * 1990-11-16 1998-09-16 Fujitsu Limited Semiconductor memory having high-speed address decoder
US5261049A (en) * 1991-07-22 1993-11-09 International Business Machines Corporation Video RAM architecture incorporating hardware decompression
JPH0656546B2 (ja) * 1991-07-22 1994-07-27 インターナショナル・ビジネス・マシーンズ・コーポレイション イメージバッファ
JPH05234371A (ja) * 1992-02-21 1993-09-10 Fujitsu Ltd ダイナミックｒａｍ
JPH05266657A (ja) * 1992-03-23 1993-10-15 Nec Corp ダイナミック型半導体メモリ
JPH0628846A (ja) * 1992-07-09 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置
US5892982A (en) * 1995-11-29 1999-04-06 Matsushita Electric Industrial Co., Ltd. External expansion bus interface circuit for connecting a micro control unit, and a digital recording and reproducing apparatus incorporating said interface circuit
KR100326268B1 (ko) * 1998-10-28 2002-05-09 박종섭 디코딩시의동작마진확보를위한디코딩장치및그방법
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
US7385858B2 (en) 2005-11-30 2008-06-10 Mosaid Technologies Incorporated Semiconductor integrated circuit having low power consumption with self-refresh

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4194130A (en) * 1977-11-21 1980-03-18 Motorola, Inc. Digital predecoding system
US4488063A (en) * 1979-11-19 1984-12-11 Burroughs Corporation EFL Latch merged with decoder-multiplexer
US4494222A (en) * 1980-03-28 1985-01-15 Texas Instruments Incorporated Processor system using on-chip refresh address generator for dynamic memory
JPS57203276A (en) * 1981-06-09 1982-12-13 Nippon Telegr & Teleph Corp <Ntt> Information storage device
JPS58192148A (ja) * 1982-05-07 1983-11-09 Hitachi Ltd 演算処理装置
JPS60211692A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd 半導体記憶装置
JPH0787034B2 (ja) * 1984-05-07 1995-09-20 株式会社日立製作所 半導体集積回路装置
JPS615495A (ja) * 1984-05-31 1986-01-11 Toshiba Corp 半導体記憶装置
JPS6142795A (ja) * 1984-08-03 1986-03-01 Toshiba Corp 半導体記憶装置の行デコ−ダ系
JPS6212991A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体記憶装置
JPS63155494A (ja) * 1986-12-19 1988-06-28 Fujitsu Ltd 擬似スタテイツクメモリ装置
US4870620A (en) * 1987-01-06 1989-09-26 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device with internal refresh

Also Published As

Publication number Publication date
JPH0221490A (ja) 1990-01-24
US4951258A (en) 1990-08-21
KR900002307A (ko) 1990-02-28

Similar Documents

Publication Publication Date Title
US6385127B1 (en) Synchronous semiconductor device and method for latching input signals
US6105106A (en) Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times
KR930000635B1 (ko) 스태틱형 반도체메모리
JP3220586B2 (ja) 半導体記憶装置
JP2560020B2 (ja) 半導体記憶装置
JPH08195085A (ja) データメモリ内のセンス増幅
US5357479A (en) Static random access memory capable of preventing erroneous writing
KR0137462B1 (ko) 다이나믹·랜덤·액세스·메모리
US4688196A (en) Semiconductor dynamic memory device with less power consumption in internal refresh mode
KR100225954B1 (ko) 전력 절감용 반도체 메모리 소자
US20060176078A1 (en) Voltage level shifting circuit and method
US5955896A (en) Input buffer using a differential amplifier
US4858188A (en) Semiconductor memory with improved write function
JPH07141873A (ja) 半導体記憶装置
KR100274732B1 (ko) 반도체 기억 장치
US6055207A (en) Synchronous semiconductor memory device having a column disabling circuit
JPH11339465A (ja) 半導体記憶装置
US5384504A (en) Sense amplifier powered from bit lines and having regeneratively cross-coupling means
US7764548B2 (en) Semiconductor memory device which delays refreshment signal for performing self-refreshment
KR100548096B1 (ko) 동기식메모리장치
KR100263828B1 (ko) 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템
KR100422289B1 (ko) 반도체 기억 장치
US6580656B2 (en) Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof
JPH08147980A (ja) 半導体記憶装置
JP3244048B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100204

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee