KR0136048B1 - 동기신호 검출장치 - Google Patents
동기신호 검출장치Info
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- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
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Abstract
본 발명은 직렬 고속 비트 스트림(Serial High Bit Stream) 데이타내의 동기신호 검출장치에 관한 것으로서, 종래 동기검출기는 데이타 스트림에서 동기신호를 검출하여 서로 다른 동기신호가 입력될때 동기신호의 에러 발생에 의해 데이타의 오류를 발생하는 경우가 있어 안정된 동기신호를 출력하지 못하는 문제점이 있었다.
따라서, 본 발명은 이와같은 종래 문제점을 해결하기 위해 유럽방식의 위성방송에서 전송되는 서로 다른 동기신호를 동시에 검출하여 에러 유무를 판별하면서, 안정된 동기신호를 검출하여 에러 발생시 이를 보상하여 안정된 동기신호가 출력되는 동기신호 검출장치이다.
Description
제 1도는 종래 동기신호 검출장치의 블록 구성도.
제 2도의 (a)-(d)는 종래 동기신호 검출장치의 각부 신호 타이밍도.
제 3도는 본 발명 동기신호 검출장치의 블록 구성도.
제 4도는 본 발명 동기신호 검출방법을 보인 플로우챠트.
제 5도의 (a)-(h)는 본 발명 동기신호 검출장치에서 동기신호 스트림이 정상일때의 각부 신호 타이밍도.
제 6도의 (a)-(l)는 본 발명 동기신호 검출장치에서 에러 동기신호가 첫번째일 경우의 각부 신호 타이밍도.
제 7도의 (a)-(m)는 본 발명 동기신호 검출장치에서 에러 동기신호가 윈도우내에 있을 경우의 각부 신호 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10:동기신호 비교부11:동기신호 검출부
12:제 1동기신호 에러 검출부13:제 2동기신호 에러 검출부
14:OR게이트15:데이타 변환부
16:제 1동기신호 비교기17:제 2동기신호 비교기
18:제 1동기신호 검출기19:윈도우 카운터
20:제 3동기신호 비교기21:제 2동기신호 검출기
22:동기신호 카운터기23;동기신호 변환기
24:제 4동기신호 비교기25:제 3동기신호 검출기
26:제 1동기신호 에러 검출기27:제 1동기신호 에러 카운터기
28:제 2동기신호 에러 검출기29:제 2동기신호 에러 카운터기
30:동기신호 펄스 검출기31:동기신호 펄스 카운터기
32:직렬/병렬 변환기33:데이타 래치
본 발명은 직렬 고속 스트림(Serial High Bit Stream) 데이타내의 동기신호 검출장치에 관한 것으로서, 특히 드럽 아웃(droup out) 발생시, 유럽방식의 위성방송에서 전송되는 서로 다른 동기신호를 검출하여 에러 유무를 판별하면서 안정된 동기신호를 검출하여 에러 발생시 이를 보상하여 안정된 동기신호를 출력시키고자 하는 것이다.
종래 동기신호 검출장치의 구성 및 동작에 대하여 설명하면 다음과 같다.
먼저, 도면 제 1도에 도시한 바와같이 종래 동기검출기의 구성은 입력데이타의 동기를 비교하는 동기비교부(1)와, 상기 동기비교부(1)에서 출력된 데이타로부터 동기신호를 1차 검출하는 제 1동기검출부(2)와, 상기 제 1동기검출부(2)에서 출력된 동기 데이타 구간에서 동기 데이타를 비교하는 원도우 비교부(3)와, 상기 윈도우 비교부(3)에서 동기구간의 윈도우 펄스를 제공하는 윈도우 카운터(4)와, 상기 윈도우 비교부(3)에서 비교출력된 신호로부터 동기신호를 2차 검출하는 제 2동기검출부(5)와, 상기 제 2동기검출부(5)에서 검출된 동기신호를 입력받아 안정도니 동기펄스를 출력하는 동기래치부(6)와, 상기 입력된 직렬데이타를 병렬데이타로 변환하는 직렬/병렬 변환부(7)와, 상기 직렬/병렬 변환부(7)에서 변환출력된 병렬데이타를 래치하여 데이타 스트림을 출력하는 데이타 래치(8)로 구성된 것이다.
이와같이 구성된 종래 동기 검출기의 동작에 대하여 설명하면 다음과 같다.
먼저, 동기비교부(1)에 제 2도의 (a)와 같이 n바이트의 단위로 데이타가 입력되면, 상기 동기비교부(1)는 이를 비교하여 제 1동기검출부(2)에 인가한다.
이때 제 1동기검출부(2)는 제 2도의 (b)와 같이 입력된 데이타에 포함된 동기신호를 1차 검출하여 윈도우 카운터부(4)에 인가하면, 상기 윈도우 카운터부(4)는 1차 검출된 동기신호에 의해 제 2도의 ( c)에서와 같이 펄스신호를 윈도우 비교부(3)에 인가하므로서, 상기 윈도우 비교부(3)는 제 1동기검출부(2)에서 검출된 동기신호와 윈도우 카운터부(4)에서 출력된 펄스신호를 비교하여 제 2동기검출부(5)에 입력된다.
따라서 제 2동기검출부(5)는 윈도우 비교부(3)에서 비교출력된 신호에서 도면 제 2도의 (d)와 같은 동기신호를 검출하여 동기래치부(6)에 인가하므로서 상기 동기래치부(6)는 입력된 동기신호를 안정되게 출력시킨다.
한편, 직렬/병렬 변환부(7)는 입력된 직렬데이타를 병렬데이타로 변환하여 데이타 래치(8)를 통해 데이타 스트림을 출력한다.
그러나, 종래 동기검출기는 데이타 스트림에서 동기신호를 검출하여 서로 다른 동기신호가 입력될때 동기신호의 에러 발생에 의해 데이타의 오류를 발생하는 경우가 있어 안정된 동기신호를 출력하지 못하는 문제점이 있었다.
따라서, 본 발명은 이와같은 종래 문제점을 해결하기 위해 유럽방식 위성방송에서 전송되는 서로 다른 동기신호를 동시에 검출하여 에러 유무를 판별하면서, 정확하게 동기신호를 검출하여 에러 발생시 이를 보상하여 안정된 동기신호가 출력되게 한 것이다.
상기 목적달성을 위한 본 발명 동기신호 검출장치의 구성 및 동작에 대하여 설명하면 다음과 같다.
먼저, 첨부된 도면 제 3도에 도시된 바와같이 본 발명 동기신호 검출기의 구성은 다음과 같다.
입력되는 데이타의 동기신호를 비교하는 동기신호 비교부(10)와, 상기 동기신호 비교부(10)에서 출력된 동기신호로부터 동기신호를 검출하는 동기신호 검출부(11)와, 상기 동기신호 비교부(10)에서 출력되는 동기신호 데이타의 에러를 검출하는 제 1동기신호 에러 검출부(12)와, 상기 동기신호 검출부(11)에서 출력되는 동기신호 데이타의 에러를 검출하는 제 2동기신호 에러 검출부(13)와, 상기 제 1 및 제 2동기신호 에러 검출부(12)(13)에서 검출된 에러신호를 동기신호 비교부(10)에 리세트시키기 위한 OR게이트(Gate)(14)와, 상기 입력되는 데이타의 동기신호를 변환시키는 데이타 변환부(15)로 구성된다.
그리고, 상기 동기신호 비교부(10)는 입력되는 데이타의 서로 다른 동기신호를 각각 비교하는 제 1 및 제 2동기신호 비교기(16)(17)와, 상기 제 1 및 제 2동기신호 비교기(16)(17)로부터 동시신호를 분리하여 검출하는 제 1동기신호 검출기(18)와, 상기 제 1동기신호 검출기(18)에서 분리되어 출력된 동기신호 데이타를 이용하여 윈도우 펄스를 만드는 윈도우 카운터(19)와, 상기 제 1동기신호 검출기(18)에서 분리되어 출력된 동기신호와 윈도우 카운터(19)에서 출력된 동기신호를 비교하는 제 3동기신호 비교기(20)로 구성되며, 상기 동기신호 검출부(11)는 동기신호 비교부(10)의 제 3동기신호 비교기(20)에서 출력된 동기신호를 분리하여 검출하는 제 2동기신호 검출기(21)와, 상기 제 2동기신호 검출기(21)에서 분리되어 출력된 동기신호를 이용하여 일정한 주기로 카운터시키는 동기신호 카운터기(22)와, 상기 제 2동기신호 검출기(21)에서 분리되어 출력된 동기신호가 비트(Bit) 신호일 경우 바이트(Byte) 신호로 변환시키는 동기신호 변환기(23)와, 상기 동기 신호 변환기(23)에서 출력된 동기신호와 동기신호 카운터기(22)에서 출력된 동기신호를 비교하는 제 4동기신호 비교기(24)와, 상기 제 4동기신호 비교기(24)에서 비교되어 출력된 동기신호의 에러가 없을 때 동기신호를 검출하는 제 3동기신호 검출기(25)로 구성된다.
또한, 상기 제 1동기신호 에러 검출부(12)는 입력되는 데이타 스트림에서 초기에 동기신호 데이타가 에러일 경우 리세트시키기 위한 제 1동기신호 에러 검출기(26) 및 제 1동기신호 에러 카운터기(27)로 구성되며, 상기 제 2동기신호 에러 검출부(13)는 제 4동기신호 비교기(24)에서 출력된 동기신호중 에러가 발생할 경우 동기신호 에러를 검출하는 제 2동기신호 에러 검출기(28)와, 상기 제 2동기신호 에러 검출기(28)에서 발생되어 출력된 에러의 갯수를 검출하는 제 2동기신호 에러카운터기(29)와, 상기 동기신호 거출부(11)의 동기신호 카운터(22)에서 출력된 동기신호를 이용하여 일정구간안에 제 2동기신호 에러 검출(28)를 리세트시키는 동기신호 펄스 검출기(30) 및 동기신호 펄스 카운터(31)로 구성된다.
그리고, 상기 데이타 변환부(15)는 입력데이타를 병렬데이타로 변환하는 직렬/병렬 변환기(32)와, 상기 직렬/병렬 변환기(32)에서 출력된 병렬데이타를 래치하여 데이타 스트림을 출력하는 데이타 래치(33)로 구성된 것이다.
그리고 도면 제 4도는 동기신호 검출방법에 있어서, 상기 도면 제 3도의 동기신호 검출장치를 참조로 하여 동기신호를 검출해내는 것을 보인 것이다.
이와같이 구성된 본 발명 동기신호 검출장치의 작용효과는 제 3도와 제 4도를 참조로하여 동기신호가 정상적일때, 첫번재일때, 윈도우내에 있을때를 순차적으로 설명한다.
먼저, 동기신호 검출장치가 정상적일때는 다음과 같다.
도면 제5도의 (a)와 같이 n바이트로 에러없이 일정하게 입력데이타의 각각 다른 동기신호가 동기신호 비교부(10)의 제 1 및 제 2동기신호 비교기(16)(17)를 통해 동기신호를 비교하면서 도면 제 5도의 (b)(c)와 같은 펄스신호를 검출하며, 상기 검출된 펄스신호는 제 1동기신호 검출기(18)에 의해 도면 제 5도의 (b)와 (c)의 펄스신호를 합친 도면 제 5도의 (d)의 동기신호를 검출하게 된다.
그리고, 상기 제 1동기신호 검출기(18)에서 검출된 동기신호를 기준으로 하여 윈도우 카운터(19)에서는 일정구간(예:N=240일때 180으로 설정)으로 동기신호를 카운터하면서 도면 제 5도의 (e)와 같은 윈도우 펄스신호를 발생시킨다.
이때 제 3동기신호 비교기(20)에서는 도면 제 5도의 (d)의 펄스신호와 도면 제 5도의 (e)와 같은 윈도우 펄스신호를 발생시킨다.
이때 제 3동기신호 비교기(20)에서는 도면 제 5도의 (d)의 펄스신호와 도면 제 5도의 (e)윈도우 펄스를 비교하면서 제 2동기신호 비교기(17)에 입력된 도면 제 5도의 (f)의 펄스신호를 출력하여 동기신호 검출부(11)의 제 2동의 검출기(21)에 입력시키고, 상기 윈도우 카운터(19)는 구간내에 주기적으로 동기신호가 들어오는지 확인하기 위해 도면 제 5도의 (f)의 펄스신호를 기준으로 하여 일정구간(예: N=204)으로 동기신호 검출부(11)의 동기신호 카운터기(22)를 통해 도면 제 5도의 (g)와 같이 펄스신호를 발생시킨다.
또한, 제 4동기신호 비교기(24)에서는 검출된 도면 제 5도의 (f)와 (g)의 펄스신호를 비교하여 제 1동기신호 비교기(16)에 입력된 동기신호를 제 3동기신호 검출기(25)를 통해 도면 제 5도의 (h)와 같이 동기신호를 검출해내는 것이며, 상기 동기신호 검출부(11)의 동기신호 변환기(23)는 동기신호의 비트신호를 바이트 신호로 변환하기 위한 블럭도이다.
한편, 도면 제 6도에 도시된 바와같이 에러 동기신호가 첫번째일 경우는 입력되는 n바이트의 데이타 스트림 중에서 도면 제 6도의 (a)와 같이 동기신호가 아닌 데이타 중에 동기신호와 같은 데이타가 존재할 경우 상기 데이타는 동기신호가 아니므로 에러를 발생하여 다음에 입력되는 동기신호를 검출해야 한다.
즉, 도면 제 6도의 (a)와 같은 데이타 n바이트의 데이타 스트림이 입력되면 동기신호 비교부(10)의 제 1동기신호 검출기(18)에서는 도면 제 6도의 (b)와 같은 동기신호 펄스를 검출하며, 이때 처음 입력된 펄스가 에러 동기신호이면, 상기 도면 제 6도의 (b)와 같은 에러 동기신호를 기준으로 윈도우 카운터(19)에서 도면 제 6도의 (c)와 같은 펄스를 출력시킨다.
그리고 동기신호 검출부(11)의 제 2동기신호 검출기(21)에서는 동기신호가 검출되지 않고 동기신호 비교부(10)의 제 3동기신호 비교기(20)를 통해 도면 제 6도의 (b)와 (c)의 펄스신호를 비교하여 제 1동기신호 에러 검출부(12)의 제 1동기신호 에러 검출기(26)를 통해 도면 제 6도의 (d)와 같은 에러 동기신호를 검출하며, 상기 검출된 에러 동기신호는 제 1동기신호 에러 카운터기(27)를 통해 도면 제 6도의 (e)와 같은 펄스신호를 반복해서 카운터하면 도면 제 6도의 (f)의 리세트 펄스신호를 출력하면서 동기신호 비교부(10)의 윈도우 카운터기(19)를 OR게이트(14)를 통해 리세트시키면서 동기신호 검출부(11)의 동기신호 카운터기(22)를 리세트시키면 도면 제 6도의 (g)와 같이 데이타 스트림을 새롭게 받게 된다.
이때, 상기 도면 제 6도의 (g)와 같이 데이타 스트림이 정상일 경우 제 1동기신호 검출기(18)에 의해 도면 제 6도의 (e)와 같이 동기신호를 검출하며, 상기 검출된 동기신호를 기준으로 하여 윈도우 카운터(19)에서는 일정구간으로 동기신호를 카운터하면서 도면 제 6도의 (f)와 같은 윈도우 펄스신호를 발생시킨다.
그리고, 제 3동기신호 비교기(20)에서는 도면 제 6도의 (e)의 펄스신호와 도면 제 6도의 (i)의 윈도우 펄스신호를 비교하면서 제 2동기신호 비교기(17)에 입력된 도면 제 6도의 (j)와 같이 펄스신호를 출력하여 동기신호 검출부(11)의 제 2동기신호 검출기(21)에 입력시키고, 상기 윈도우 카운터(19)는 구간내에 주기적으로 동기신호가 들어오는지 확인하기 위해 도면 제 6도의 (j)의 펄스신호를 기준으로 하여 일정구간으로 동기신호 검출부(11)의 동기신호 카운터기(22)를 통해 도면 제 6도의 (k)와 같이 펄스신호를 발생시킨다.
또한, 제 4동기신호 비교기(24)에서는 검출된 도면 제 6도의 (j)와 (k)의 펄스신호를 비교하여 제 1동기신호 비교기(16)에 입력된 동기신호를 제 3동기신호 검출기(25)를 통해 도면 제 6도의 (l)와 같이 동기신호를 검출해내는 것이다.
그리고, 도면 제 7도는 에러 동기신호가 윈도우내에 있을 경우를 나타낸 것으로서, 도면 제 7도의 (a)와 같은 데이타 스트림이 입력되면, 동기신호 비교부(10)의 제 1동기신호 검출기(18)에서는 도면 제 7도의 (b)와 같은 동기신호를 검출하게 된다.
이때, 상기 검출된 도면 제7도의 (b)의 동기신호 중 첫번재 펄스를 기준으로 하여 윈도우 카운터(19)에서는 도면 제7도의 (c)와 같은 윈도우 펄스를 출력시키면서, 상기 도면 제 7도의 (c)와 같이 윈도우 펄스내에 에러신호가 혼합되면 동기신호 검출부(11)의 제 2동기신호 검출기(21)를 통해 도면 제 7도의 (d)와 같은 펄스를 출력하게 된다.
그리고, 상기 도면 제7도의 (d)와 같은 펄스신호가 출력되면서 동기신호 카운터기(22)를 통해 도면 제 7도의 (e)와 같은 펄스신호가 출력되면서 제 4동기신호 비교기(24)를 통해 도면 제 7도의 (d)와 (e)의 펄스신호를 비교하여 에러신호를 출력시키고, 이때 제 2동기신호 에러 검출부(13)의 제 2동기신호 에러 검출기(28)와 제 2동기신호 에러 카운터기(29)를 통해 도면 제 7도의 (f)와 같이 펄스신호를 출력시키게 된다.
또한, 상기 제 1동기신호 에러 카운터기(29)에 의해 도면 제 7도의 (f)와 같이 신호 펄스에서 반복해서 카운터하면 도면 제 7도의 (g)의 리세트 펄스신호를 출력하면서 동기신호 비교부(10)의 윈도우 카운터(19)를 OR게이트(14)를 통해 리세트시키면서 동기신호 검출부(11)의 동기신호 카운터기(22)를 리세트시키면 도면 제 7도의 (h)와 같은 데이타 스트림을 새롭게 받게 된다.
그리고, 제 2동기신호 에러 검출부(13)의 동기신호 펄스 검출기(30)와 동기신호 펄스 카운터기(31)는 동기 에러가 계속 들어오지 않을시 일정구간 간격으로 제 2동기신호 에러 검출기(28)를 리세트시키는 것이다.
한편, 상기 도면 제 7도의 (h)와 같이 데이타 스트림이 정상일 경우 제 1동기신호 검출기(18)에 의해 도면 제 7도의 (i)와 같이 동기신호를 검출하며, 상기 검출된 동기신호를 기준으로 하여 윈도우 카운터(19)에서는 일정구간으로 동기신호를 카운터하면서 도면 제 7도의 (j)와 같은 윈도우 펄스신호를 발생시킨다.
그리고, 제 3동기신호 비교기(20)에서는 도면 제7도의 (i)의 펄스신호와 도면 제 7도의 (j)의 윈도우 펄스신호를 비교하면서 제 2동기신호 비교기(17)에 입력된 도면 제 7도의 (k)와 같은 펄스신호를 출력하여 동기신호 검출부(11)의 제 2동기신호 검출기(21)에 입력시키고, 상기 윈도우 카운터(19)는 구간내에 주기적으로 동기신호가 들어오는지 확인하기 위해 도면 제 7도의 (k)의 펄스신호를 기준으로 하여 일정구간으로 동기신호 검출부(11)의 동기신호 카운터기(22)를 통해 도면 제 7도의 (l)와 같은 펄스신호를 발생시킨다.
또한, 제 4동기신호 비교기(24)에서는 검출된 도면 제 7도의 (k)와 (l)의 펄스신호를 비교하여 제 1동기신호 비교기(16)에 입력된 동기신호를 제 3동기신호 검출기(25)를 통해 도면 제 7도의 (m)와 같은 동기신호를 검출하여 출력시키는 것이며, 한편으로는 입력데이타를 데이타 변환부(15)의 직렬/병렬 변환기(32)에서 병렬데이타로 변환하여 데이타 래치(33)를 통해 출력해주는 것이다.
이상에서 설명한 바와같이 본 발명은 유럽방식의 위성방송에서 전송되는 서로 다른 동기신호를 동시에 검출하여 에러 유무를 판별하면서 안정된 동기신호를 검출하여 에러 발생시 이를 보상하여 안정된 동기신호가 출력되는 효과가 있는 것이다.
Claims (3)
- 입력되는 데이타의 동기신호를 비교하는 동기신호 비교부(10)와, 상기 동기신호 비교부(10)에서 출력된 동기신호로부터 동기신호를 검출하는 동기신호 검출부(11)와, 상기 동기신호 비교부(10)에서 출력되는 동기신호 데이타의 에러를 검출하는 제 1동기신호 에러 검출부(12)와, 상기 동기신호 검출부(11)에서 출력되는 동기신호 데이타의 에러를 검출하는 제 2동기신호 에러 검출부(13)와, 상기 제 1 및 제 2동기신호 에러 검출부(12)(13)에서 검출된 에러신호를 동기신호 비교부(10)에 리세트시키기 위한 OR게이트(Gate)(14)와, 상기 입력되는 데이타의 동기신호를 변환시키는 데이타 변환부(15)로 구성된 동기신호 검출장치.
- 제 1항에 있어서, 동기신호 비교부(10)는 입력되는 데이타의 서로 다른 동기신호를 각각 비교하는 제 1 및 제 2동기신호 비교기(16)(17)와, 상기 제 1 및 제 2동기신호 비교기(16)(17)로부터 동기신호를 분리하여 검출하는 제 1동기신호 검출기(18)와, 상기 제 1동기신호 검출기(18)에서 분리되어 출력된 동기신호 데이타를 이용하여 윈도우 펄스를 만드는 윈도우 카운터(19)와, 상기 제 1동기신호 검출기(18)에서 분리되어 출력된 동기신호와 윈도우 카운터(19)에서 출력된 동기신호를 비교하는 제 3동기신호 비교기(20)로 구성되며, 상기 동기신호 검출부(11)는 동기신호 비교부(10)의 제 3동기신호 비교기(20)에서 출력된 동기신호를 분리하여 검출하는 제 2동기신호 검출기(21)와, 상기 제 2동기신호 검출기(21)에서 분리되어 출력된 동기신호를 이용하여 일정한 주기로 카운터시키는 동기신호 카운터기(22)와, 상기 제 2동기신호 검출기(21)에서 분리되어 출력된 동기신호가 비트(Bit) 신호일 경우 바이트(Byte) 신호로 변환시키는 동기신호 변환기(23)와, 상기 동기신호 변환기(23)에서 출력된 동기신호와 동기신호 카운터기(22)에서 출력된 동기신호를 비교하는 제 4동기신호 비교기(24)와, 상기 제 4동기신호 비교기(24)에서 비교되어 출력된 동기신호의 에러가 없을때 동기신호를 검출하는 제 3동기신호 검출기(25)로 구성된 것을 특징으로 하는 동기신호 검출장치.
- 제 1항에 있어서, 제 1동기신호 에러 검출부(12)는 입력되는 데이타 스트림에서 초기에 동기신호 데이타가 에러일 경우 리세트시키기 위한 제 1동기신호 에러 검출기(26) 및 제 1동기신호 에러 카운터기(27)로 구성되며, 상기 제 2동기신호 에러 검출부(13)는 제 4동기신호 비교기(24)에서 출력된 동기신호 중 에러가 발생할 경우 동기신호 에러를 검출하는 제 2동기신호 에러 검출기(28)와, 상기 제 2동기신호 에러 검출기(28)에서 발생되어 출력된 에러의 갯수를 검출하는 제 2동기신호 에러 카운터기(29)와, 상기 동기신호 검출부(11)의 동기신호 카운터기(22)에서 출력된 동기신호를 이용하여 일정구간안에 제 2동기신호 에러 검출기(28)를 리세트시키는 동기신호 펄스 검출기(30) 및 동기신호 펄스 카운터기(31)로 구성된 것을 특징으로 하는 동기신호 검출장치.
Priority Applications (1)
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|---|---|---|---|
| KR1019940036270A KR0136048B1 (ko) | 1994-12-23 | 1994-12-23 | 동기신호 검출장치 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019940036270A KR0136048B1 (ko) | 1994-12-23 | 1994-12-23 | 동기신호 검출장치 |
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