JP3694529B2 - ディジタルテレビジョンの同期化 - Google Patents
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Description
ディジタルビデオシステムは一般に、多数のクロック及び入力複合同期信号にロックされ、従ってビデオ信号にロックされる他の同期信号を発生する必要がある。こうした状況では入力(フロントエンド)に多数のビデオ入力標準方式を許容し得るようにしなければならないので厄介な問題が生じ、これは一般に複合同期信号はフロントエンドの電子機器によっては自動的に識別されないからである。このことは、(水平及び垂直同期パルスが)複合同期信号内にどんなレートではめ込まれているのか(即ち、入力フォーマットがどんなものか、例えば1125インタレースに対応するH及びV又は例えば787順次走査に対応するH及びVがどんなレートか)という面と、どのようなタイプの複合同期信号(例えば2−レベルか、3−レベル)が入力されているのかという面との双方にて云えることである。
従来のシステムは多数の同軸ケーブル入力(ビデオフォーマットの各同期速度に対して1つ)と、複合同期信号の種類(例えば2−レベル又は3−レベル信号)とを用いている。物理的なスイッチによってユーザは所望な入力ビデオに整合する複合同期信号入力を選択することができる。次いで、この選択した複合同期信号を処理回路へ送り、これにて水平及び垂直同期パルスをはいで分離し、且つビデオシステムにてディジタル処理するのに必要なクロック周波信号及びタミング信号を発生させる。
本発明の目的は複合同期信号中に含まれる同期信号の種類及びレートを自動的に検出する方法を提供することにある。本発明の第1の要点は、ビデオシステムを複数の既知のビデオ標準方式に1つに従って複合同期信号に自動的に同期させる方法であって、該方法が:複合同期信号を受信する過程と;狭い周波数帯域内にて制御される既知のパルス周波数を有する高周波クロック信号を発生する過程と;前記複合同期信号が2−レベルか、3−レベル信号であるのかどうかを特定する過程と;前記複合同期信号が3−レベル信号である場合には前記複合同期信号を正の信号部分を含む第1信号と、負の信号部分を含む第2信号とに分け、且つ前記複合同期信号が2−レベル信号である場合には負の信号部分を含む第2信号を形成する分割過程と;前記第1及び第2信号の1つを分析して、おおよその水平同期信号の周波数レートを求める水平同期分析過程と;前記複合同期信号を、前記水平同期分析過程にて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する過程と;分離した垂直同期パルスを分析して、正確な垂直同期信号の周波数レートを求める垂直同期分析過程と;前記高周波クロック信号を前記分離した水平同期パルスにロックさせる過程と;前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する過程と;を具えているビデオシステム自動同期化方法において、前記水平同期分析過程が:前記分析信号の1周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と;前記複数の既知のビデオ標準方式における複数の既知の水平同期信号の周波数レートの各々に対する期待窓を推定する過程と;どの期待窓に前記分析信号における分析パルスが予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちから或る特定の周波数レートを識別する過程と;を具えていることを特徴とするビデオシステム自動同期化方法にある。
本発明の第2の要点は、請求の範囲10に記載したような、ビデオシステムを複合同期信号に自動的に同期させる装置を提供することにある。
本発明の第3の要点は、請求の範囲1に記載したような、複数の既知の周波数レートから入力信号の周波数レートを識別する方法を提供することにある。
本発明の第4の要点は、請求の範囲4に記載したような、入力信号の周波数レートを測定するアナライザを提供することにある。
以下添付図面を参照して本発明を実施例につき説明するに、ここに:
図1は複数の複合同期信号にビデオシステムを同期させる本発明による装置のブロック図を示し;
図2は図1の装置に対する第1同期信号分離器のブロック図を示し;
図3A1〜図3I1は図2の第1同期信号分離器に対する信号の第1群の波形を示し、図3A2〜図3I2は第1同期信号分離器に対する信号の第2群の波形を示し;
図4は図1の装置に対する第2同期信号分離器のブロック図を示し;
図5A1〜図5H1は図4の第2同期信号分離器に対する信号の第1群の波形を示すと共に、図5A2〜図5H2は第2同期信号分離器に対する信号の第2群の波形を示し;
図6は図1の装置に対する第3同期信号分離器のブロック図を示し;
図7A1〜図7I1は図6の第3同期信号分離器に対する信号の第1群の波形を示すと共に図7A2〜図7I2は第3同期信号分離器に対する信号の第2群の波形を示し;
図8は図1の装置に対するレベルセレクタ付き増幅器/クランプ回路のブロック図を示し;
図9は図1の装置に対する水平同期アナライザのブロック図を示し;
図10は図1の装置に対する垂直同期アナライザのブロック図を示す。
図1は本発明によるビデオシステム同期化用装置のブロック図を示す。この装置は複合同期信号を受信するためのレベルセレクタ付き増幅器/クランプ回路10を具えている。増幅器/クランプ回路10は複合同期信号の正及び負の部分を2つの論理レベル信号の形態に変換する(例えば図3のB1、図3のB2、図3のC1、図3のC2、図5のB1、図5のB2、図5のC1及び図5のC2参照)。2−レベル複合同期信号(図7のA1〜G1、図7のA2〜G2参照)の場合には、“正”の信号部分がないので増幅器/クランプ回路10はそれなりにアクティブの“2−レベル”信号を出力する。正及び負の出力はマルチプレクサ12に供給され、このマルチプレクサは前記2−レベル信号の制御のもとで水平同期アナライザ14に出力を供給する。この水平同期アナライザ14は水平同期信号のレートを電子的に測定すると共に論理ブロック16に必要な論理信号を供給する。
正及び負の信号は3つの同期信号分離器(ストリッパー)18,20及び22にも供給され、これらの信号分離器は論理ブロック16から水平同期アナライザ14によって決定される許可信号も受信する。これらの同期信号分離器は3つの既知のタイプの複合同期信号、即ちBTS3−レベル、ゼニス(Zenith)3−レベル及び2−レベル信号に対応する。この場合、適当な同期信号分離器が適当な水平及び垂直同期パルスを出力して、これらのパルスを同期信号分離器のそれぞれの出力端子に出現させることができる。同期信号分離器18,20及び22からの水平同期信号出力はマルチプレクサ24のそれぞれの入力端子に供給され、垂直同期信号出力はマルチプレクサ26に供給される。これらのマルチプレクサ24及び26は論理ブロック16から適当なスイッチング信号を受信する。
マルチプレクサ26からの出力は垂直同期アナライザ28の入力端子に供給され、この垂直同期アナライザはマルチプレクサ26からの垂直同期パルスを用いて垂直同期パルスの周期を電子的に測定して、論理ブロック16に適当な信号を供給する。
マルチプレクサ26は垂直同期パルスをディジタルワン−ショット回路30にも供給し、このワン−ショット回路はその出力信号をリセット信号として可変係数ディバイダ32に供給し、このディバイダ32は論理ブロック16からの係数値を受信する。可変係数ディバイダ32からの出力は位相検波器34の第1入力端子に供給され、この位相検波器はその出力信号をループフィルタ36を経て処理クロック電圧制御発振器(VCO)38の制御入力端子に供給する。VCO38はディジタルワン−ショット回路30、垂直同期アナライザ28、論理ブロック16及び水平同期アナライザ14用のクロック信号を供給する。
マルチプレクサ24からの出力は位相検波器40の第1入力端子に供給され、この位相検波器はその出力をループフィルタ42を経て第1及び第2の中間VCO44及び46の各制御入力端子に供給する。VCO44及び46からの出力はマルチプレクサ48のそれぞれの入力端子に供給され、マルチプレクサ48は論理ブロック16によって制御される。マルチプレクサ48からの出力は可変係数ディバイダ50及び52のクロック信号入力端子に供給され、これらのディバイダは論理ブロック16から係数値をそれぞれ受取る。可変係数ディバイダ50からの出力は位相検波器34の第2入力端子に供給され、可変係数ディバイダ52からの出力は位相検波器40の第2入力端子に供給される。
マルチプレクサ24及び48と、VCO38からの出力は、論理ブロック16からビデオ標準ID信号を受信して画素クロック信号を発生する画素クロック周波シンセサイザー54の入力端子に供給される。
作動に当り、レベルセレクタ付き増幅器/クランプ回路10は複合同期信号を受信して、この複合同期信号が2−レベル信号であるのか、3−レベル信号であるのかを決定する。複合同期信号が2−レベル信号である場合には、レベルセレクタ付き増幅器/クランプ回路10が、マルチプレクサ12に“負”出力を選択させる2−レベル出力端子に“高”信号を出力する。この場合、レベルセレクタ付き増幅器/クランプ回路10は2−レベル複合同期信号の負パルスを出力する。複合同期信号が3−レベル信号である場合には、レベルセレクタ付き増幅器/クランプ回路10が複合同期信号をその正及び負パルスに分離し、マルチプレクサ12がそこから正パルスを選択する。
この際処理クロックVCO38は自走しており、周波数が約27MHzのパルス列を出力する。この近似クロック周波数と、マルチプレクサ12からのパルスとを用いて水平同期アナライザ14は複合同期信号中に含まれている水平同期信号の近似レートを測定する。この情報に基づいて論理回路16は同期信号分離器18,20及び22用の制御情報を出力し、これらの各信号分離器は水平及び垂直同期信号から成る複合同期信号をはいで、分離する。複合同期信号が2−レベルであるのか、3−レベル信号であるのかどうかは既にわかっており、しかも水平同期信号のおおよそのレートもわかっているから、論理ブロック16は適当なスイッチング信号をマルチプレクサ24及び26に供給することにより適切な同期信号分離器18,20及び22を選択する。
この際、マルチプレクサ26からの出力は垂直同期アナライザ28に供給され、このアナライザは処理クロックVCO38からのクロック信号を用いて正確な垂直同期信号のレートを決定し、これを論理ブロック16へ供給する。この情報に基づいて論理ブロック16は正しいビデオ標準方式を特定し、この情報をビデオ標準ID出力端子へ出力すると共にディバイダ32,50及び52のディバイダ係数を出力する。
論理ブロック16はマルチプレクサ48へのスイッチング信号によって中間VCO44及び46も適当に切り換え、この場合にマルチプレクサ48は処理クロックVCO38用の位相ロックループを差動させ、このVCO38を分離した水平同期パルスにロックさせる。
上述したように、3つの同期信号分離器18,20及び22は3つの既知のタイプの複合同期信号に対応すべく配置する。
図2はBTS3−レベル信号用の同期信号分離器18のブロック図を示す。正の入力信号はインバータ60に供給され、このインバータ60は第1ワンショット回路62の入力端子に接続されている。第1ワンショット回路62はインタレース走査される1125ラインの標準方式(A1)に対応する同期信号のライン期間の3/4にて1つのパルスを出力するように設計する。第1ワンショット回路62からの
出力は第2ワンショット回路64の入力端子に供給され、この第2ワンショット回路64は同じくインタレース走査される1125ラインの標準方式に対応する同期信号のライン期間の1/4にて1つのパルスを出力するように設計する。イネーブルA1入力は第1及び第2ワンショット回路62及び64のクリヤ入力端子に供給される。
インバータ60からの出力は第3ワンショット回路66の入力端子にも供給され、この第3ワンショット回路66はSVGA600×800標準方式(A2)に対応する同期信号のライン期間の3/4にて1つのパルスを出力するように設計する。第3ワンショット回路66からの
出力は第4ワンショット回路68の入力端子に供給され、この第4ワンショット回路は同じくSVGA600×800標準方式に対応する同期信号のライン期間の1/4にて1つのパルスを出力すべく設計する。イネーブルA2入力は第3及び第4ワンショット回路66及び68のクリヤ入力端子に供給される。
ORゲート70は2つのイネーブル信号A1及びA2を受信し、第1ANDゲート72は第1及び第3ワンショット回路62及び66からの
出力を受信し、第2ANDゲート74は第2及び第4ワンショット回路64及び68からの
出力を受信する。ORゲート76は第2及び第4ワンショット回路64及び68からのQ出力を受信して、水平(H)同期信号を発生する。
第1D−タイプフリップフロップ78はANDゲート74の出力端子に接続されるクロック入力端子と、同期信号分離器の負入力端子に接続されるD入力端子と、基準電位Vccに接続されるクリヤ入力端子とを有している。第2D−タイプフリップフロップ80はANDゲート72の出力端子に接続されるクロック入力端子と、同期信号分離器の負入力端子に接続されるD入力端子と、基準電位Vccに接続されるクリヤ入力端子とを有している。第2D−タイプフリップフロップ80からのQ出力はANDゲート82の第1入力端子に接続され、このANDゲートの第2入力端子はORゲート70からの出力を受信する。ANDゲート82からの出力は第1D−タイプフリップフロップ78のセット入力端子に接続されている。
第3D−タイプフリップフロップ84は第1D−タイプフリップフロップ78の
出力端子に接続されるクロック入力端子を有している。第3D−タイプフリップフロップ84のD入力端子とセット入力端子は基準電位Vccに接続されている。第3D−タイプフリップフロップ84のQ出力端子は、ORゲート76の出力端子に接続されるクロック入力端子を有している第4D−タイプフリップフロップ86のD入力端子に接続されている。第4D−タイプフリップフロップ86のセット及びクリヤ入力端子は基準電位Vccに接続され、この第4D−タイプフリップフロップ86の
出力端子は第3D−タイプフリップフロップ84のクリヤ入力端子に接続されている。第4D−タイプフリップフロップ86からのQ出力は垂直(V)同期信号を搬送する。
図3A1〜図3I1はインタレース1125標準方式に対応する図2の同期信号分離器18に対する第1群の波形を示す。図3のA1は複合同期信号を示し、図3のB1〜図3のI1は同期信号分離器18に出現し得る様々な信号を示す。図3のA2〜図3のI2のSVGA600×800標準方式に対応する図2の同期信号分離器18に対する第2群の波形を示す。
図4はゼニス3−レベル複合同期信号用の同期信号分離器20のブロック図を示す。
インバータ90は正の入力信号を受信し、このインバータの出力は第1ワンショット回路92の入力端子に接続されている。ワンショット回路92は順次走査される787ラインの標準方式(B1)に対応する同期信号のライン期間の3/4にて1つのパルスを出力すべく設計する。ワンショット回路92のQ出力端子は第2ワンショット回路94の入力端子に接続され、この第2ワンショット回路94は順次走査される787ラインの標準方式に対応する同期信号のライン期間の1/4にて1つのパルスを出力すべく設計する。第1及び第2ワンショット回路92及び94のクリヤ入力端子は第1イネーブルB1入力端子に接続されている。
インバータ90は順次走査のVGA400×600標準方式(B2)に対応する同期信号のライン期間の3/4にて1つのパルスを出力すべく設計される第3ワンショット回路96の入力端子にも接続されている。この第3ワンショット回路96のQ出力端子は第4ワンショット回路98の入力端子に接続され、この第4ワンショット回路98も順次走査のVGA400×600標準方式に対応する同期信号のライン期間の1/4にて1つのパルスを出力すべく設計される。
NAND/ANDゲート100は第1及び第3ワンショット回路92及び96の
出力端子に接続されている。ANDゲート100はNAND/ANDゲート100のNAND出力端子と同期信号分離器20の負入力端子とに接続されている。第1NANDゲート104は第2及び第4ワンショット回路94及び98の
出力端子に接続されている。第2NANDゲート106は第1NANDゲート104の出力端子と同期信号分離器20の正入力端子とに接続されている。
第1JKフリップフロップ108はANDゲート102の出力端子に接続されるクロック入力端子と、NAND/ANDゲート100のAND出力端子に接続されるK入力端子と、NAND/ANDゲートのNAND出力端子に接続されるJ入力端子と、第2NANDゲート106の出力端子に接続されるクリヤ入力端子とを有している。第2JKフリップフロップ110はNANDゲート104の出力端子に接続されるクロック入力端子と、第1JKフリップフロップ108のQ出力端子に接続されるJ及びK入力端子とを有している。ORゲート112は同期信号分離器20のイネーブル入力端子(B1,B2)と、第2JKフリップフロップ110のクリヤ入力端子に接続される出力端子とを有している。第1及び第2の双方のJKフリップフロップ108及び110のセット入力端子は基準電位Vccに接続されている。第2JKフリップフロップ110からのQ出力は垂直(V)同期信号を成すのに対し、NANDゲート104からの出力は水平(H)同期信号を成す。
図5A1〜図5H1は順次走査の787ライン標準方式に対応する図2の同期信号分離器20の第1群の波形を示す。図5A1は複合同期信号を示しており、又図5B1〜図5H1は分離器20に出現する種々の信号を示す。図5A2〜図5H2は順次走査のVGA400×600標準方式に対応する図2の同期信号分離器20に対する別の第2群の波形を示す。
図6は2−レベル複合同期信号用の同期信号分離器22のブロック図を示す。NTSC525ライン標準方式(C1)に対応する同期信号のライン期間の3/4にて1つのパルスを出力すべく設計される第1ワンショット回路120は同期信号分離器22の負入力端子に接続される入力端子を有している。この第1ワンショット回路120の
出力端子は第2ワンショット回路122の入力端子に接続され、このワンショット回路122もNTSC525ライン標準方式に対応する同期信号のライン期間の1/4にて1つのパルスを出力すべく設計される。第1及び第2ワンショット回路120及び122のクリヤ入力端子は同期信号分離器22のイネーブルC1入力端子に接続されている。ME−SECAM625ライン(30Hz)標準方式(C2)に対応する同期信号のライン期間の3/4にてパルスを出力すべく設計される第3ワンショット回路124も前記負入力端子に接続される入力端子を有している。第4ワンショット回路126もME−SECAM625ライン(30Hz)標準方式に対応する同期信号のライン期間の1/4にてパルスを出力すべく設計され、これは第3ワンショット回路124の
出力端子に接続される入力端子を有している。
第1NANDゲート128は第1及び第3ワンショット回路120及び124の
出力端子に接続される入力端子を有している。ORゲート130は同期信号分離器22のイネーブル入力端子(C1,C2)に接続される入力端子を有している。NAND/ANDゲート132は第2及び第4ワンショット回路122及び126の
出力端子に接続される入力端子を有している。
第1D−タイプフリップフロップ134はNAND/ANDゲート132のAND出力端子に接続されるクロック入力端子と、同期信号分離器22の負入力端子に接続されるD入力端子と、基準電位Vccに接続されるクリヤ入力端子とを有している。第2D−タイプフリップフロップは第1ANDゲート128の出力端子に接続されるクロック入力端子と、前記負入力端子に接続されるD入力端子と、ORゲート130の出力端子に接続されるセット入力端子と、基準電位Vccに接続されるクリヤ入力端子とを有している。第3D−タイプフリップフロップ138は第1D−タイプフリップフロップ134の
出力端子に接続されるクロック入力端子と、基準電位Vccに接続されるD及びセット入力端子とを有している。第4D−タイプフリップフロップ140はNAND/ANDゲート132のNAND出力端子に接続されるクロック入力端子と、第3−タイプフリップフロップ138のQ出力端子に接続されるD入力端子と、基準電位Vccに接続されるセット及びクリヤ入力端子と、第3D−タイプフリップフロップ138のクリヤ入力端子に接続される
出力端子とを有している。
第2ANDゲート142はORゲート130の出力端子及び第2D−タイプフリップフロップ136のQ出力端子に接続される入力端子を有している。NAND/ANDゲート132のNAND出力は水平(H)同期信号を成し、第4D−タイプフリップフロップのQ出力は垂直(V)同期信号を成す。
図7A1〜図7G1は29.97Hzのフィールド/フレームレートに相当する図2の同期信号分離器22に対する第1群の波形を示す。図7A1〜図7G1は同期信号分離器22に出現する種々の信号を示す。図7A2〜図7G2は30Hzのフィールド/フレームレートに相当する図2の同期信号分離器22に対する別の第2群の波形を示す。
図8は図2の装置の増幅器/クランプ兼レベルセレクタ10のブロック図を示す。特に、複合同期信号は増幅器150に供給され、この増幅器は出力信号を正ピーク検出器152に供給する。正ピーク検出器152からの出力は、増幅率がKの第1演算増幅器154の第1入力端子に供給される。第1演算増幅器154の第2入力端子は基準電位+Uoを受取る。第1演算増幅器154からの反転出力は正の出力信号を供給する。
増幅器150の出力は増幅器兼出力リミッタ156にも供給され、これは増幅率がKの第2演算増幅器158の第1入力端子に出力信号を供給する。第2演算増幅器158の第2入力端子は正ピーク検出器152からの出力を受信する。第2演算増幅器158からの非反転出力は2−レベル信号を供給する。最後に、増幅器150からの出力は負ピーク検出器160にも供給され、この検出器はその出力信号を増幅率がKの第3演算増幅器162の第1入力端子に供給する。第3演算増幅器162の第2入力端子は増幅器兼出力リミッタ156からの出力を受信し、この第3演算増幅器の反転出力は負の出力信号を供給する。
図9は図1の装置の水平同期アナライザ14のブロック図を示す。この水平同期アナライザ14では、マルチプレクサ12からの出力端子がディジタルワンショット回路170に接続され、このワンショット回路は処理クロックVCO38からのクロック信号を受信する。入力端子での信号受信時で、次のクロックパルスの開始時にディジタルワンショット回路170は持続時間が所定のパルスを出力する。ディジタルワンショット回路170からの出力は複数入力NANDゲートの形態の複数入力抑制器172の1つの入力端子に供給される。抑制器172からの出力はクロック信号を係数信号として受信するカウンタ174のリセット入力端子に供給される。水平同期アナライザ14は複数の水平同期標準方式識別回路176.1〜176.6も具えている。これらの各水平同期標準識別回路176.iは3つの各タイプの複合同期信号に対する2つの水平同期レートのうちの1つを近似的に識別すべく構成する。
各水平同期標準識別回路176.iはカウンタ174の出力端子に結合される一組のデータ入力端子と、クロック入力端子に結合される第1入力端子と、ディジタルワンショット回路170の出力端子に結合される第2入力端子とを具えている。水平同期標準識別回路176.iはデータ入力端子の組にそれぞれ結合される入力端子を有している第1及び第2の数値デコーダ180及び182を具えている。これらの数値デコーダ180及び182では、或るビデオフォーマット(例えばA1)の1ライン当りの処理クロック周期を最も近い整数に丸めた数がNA1であるとする場合に、次のパルスに対する期待窓をNA1−ΔとNA1+Δとの間に設定することができ、ここにΔはロックされない中間クロックVCOの最大周波オフセットに相当する整数誤差である。ORゲート184は第2の数値デコーダ182の出力端子及び水平同期標準識別回路176.iの第2入力端子に結合される入力端子を有している。第1RSフリップフロップ186は水平同期標準識別回路176.iの第1入力端子に結合されるクロック入力端子と、水平同期標準識別回路176.iの第2入力端子に結合されるS入力端子と、ORゲート184の出力端子に結合されるR入力端子とを有している。第1及び第2ANOゲート188及び190は水平同期標準識別回路176.iの第2入力端子に結合される第1入力端子をそれぞれ有しており、第1AND−ゲート188は第1RSフリップフロップ186のQ出力端子に結合される第2入力端子を有し、第2ANDゲート190は第1RSフリップフロップ186の
出力端子に結合される第2入力端子を有している。第2RSフリップフロップ192は第1入力端子に結合されるクロック入力端子と、第1ANDゲート188の出力端子に結合されるS入力端子と、第2ANDゲート190の出力端子に結合されるR入力端子とを有している。
第3ANDゲート194は第2RSフリップフロップ192のQ出力端子に接続される第1入力端子と、第1RSフリップフロップ186のQ出力端子に接続される第2入力端子と、水平同期標準識別回路176.iの第2入力端子に接続される第3入力端子とを有している。
第4ANDゲート196は第2RSフリップフロップ192の
出力端子に接続される第1入力端子と、第1RSフリップフロップ186の
出力端子に接続される第2入力端子と、回路176.iの第2入力端子に接続される第3入力端子とを有している。第3RSフリップフロップ198は水平同期標準識別回路176.iの第1入力端子に接続されるクロック入力端子と、第3ANDゲート194の出力端子に接続されるS入力端子と、第4ANDゲート196の出力端子に接続されるR入力端子とを有している。
第5ANDゲート200は第3RSフリップフロップ198のQ出力端子に接続される第1入力端子と、第2RSフリップフロップ192のQ出力端子に接続される第2入力端子と、第1RSフリップフロップ186のQ出力端子に接続される第3入力端子と、回路176.iの第2入力端子に接続される第4入力端子とを有している。第6ANDゲート202は第3RSフリップフロップ198の
出力端子に接続される第1入力端子と、第2RSフリップフロップ192の
出力端子に接続される第2入力端子と、第1RSフリップフロップ186の
出力端子に接続される第3入力端子と、水平同期標準識別回路176.iの第2入力端子に接続される第4入力端子とを有している。
第4RSフリップフロップ204は水平同期標準識別回路176.iの第1入力端子に接続されるクロック入力端子と、第5ANDゲート200の出力端子に接続されるS入力端子と、第6ANDゲート202の出力端子に接続されるR入力端子とを有している。最後に、第7ANDゲート206は第4RSフリップフロップ204のQ出力端子に接続される第1入力端子と、第3RSフリップフロップ198のQ出力端子に接続される第2入力端子と、第2RSフリップフロップ192のQ出力端子に接続される第3入力端子と、第1フリップフロップ186の
出力端子に接続される第4入力端子とを有している。第7ANDゲート206の出力端子は抑制器172の入力端子のうちの各1つの入力端子に接続され、第4RSフリップフロップ204のQ出力はそれぞれの水平同期標準方式に対する識別信号を成す。
第1RSフリップフロップ186はNA1−Δ数値デコーダ180によってセットされ、且つNA1+Δ数値デコーダ182によるか、又はディジタルワンショット回路170からの次のパルスによってリセットされる。このようにして、第1RSフリップフロップ186は、カウンタ174における係数値がNA1−Δ+1となる瞬時から、次の水平同期パルスまで、即ちカウンタにおける係数値がNA1+Δ+1となる瞬時までの期待窓の期間の間セットされる。ディジタルワンショット回路170からの水平同期パルスが、第1RSフリップフロップ186のセット時に期待窓のインターバル内に入る場合に、このパルスは第2RSフリップフロップ192をセットする。2つの連続する水平同期パルスが期待窓の時間インターバル内に入る場合に、これは第3RSフリップフロップ198をセットする。3つの連続するパルスが期待窓内に入る場合に、第4RSフリップフロップ204がセットされ、このフリップフロップが対応する水平同期信号のレート識別信号を送出することになる。第2、第3及び第4RSフリップフロップ192,198及び204が同時にセットされ、当面の水平同期信号のレートが識別される場合には、回路が水平同期周波数の2倍化によりリセットされなくなる。この場合に、識別回路176.iは期待窓以外の全ての時間中抑制器172にリセット禁止信号を送出する。その後、期待窓以外の時間にディジタルワンショット回路170からパルスが来てもカウンタ174はリセットされなくなる。この場合には、第2RSフリップフロップ192がリセットされるだけである。第3RSフリップフロップ198をリセットするには、期待窓外部の2つの連続する水平同期パルスが必要である。第4RSフリップフロップ204をリセットして、当面の水平同期レート識別信号をターンオフさせるには期待窓外部の3つの連続するパルスが必要であり、これは単なる周波数の2倍化によっては不可能である。
水平同期アナライザ14の実施例では、水平同期標準方式A1及びA2識別回路176.1及び176.2において、NA1/A2=572とすると共にΔ=6とし、回路176.3及び176.4ではNB1/B2=800とすると共にΔ=8とし、回路176.5及び176.6ではNC1/C2=1716とすると共にΔ=20とする。なお、Δの値は処理クロックVCO38がロックされない状態にある場合に、このVCO38の不正確さを補償するために必要とされる旨を理解すべきである。しかし、VCO38が一旦ロックされれば、水平同期アナライザ14は正確な水平同期レートを正確に測定することができる。
図10は図1の装置の垂直同期アナライザ28のブロック図を示す。特に、マルチプレクサ26からの出力は垂直同期アナライザ28の第1入力端子に供給され、処理クロックVCO38からの出力は垂直同期アライグマ28の第2入力端子に供給される。ディジタルワンショット回路210は垂直同期アナライザ28の第1入力端子に結合される入力端子と、垂直同期アナライザ28の第2入力端子に結合されるクロック入力端子とを有している。ディジタルワンショット回路210からの出力はインバータ212に供給され、このインバータの出力信号はカウンタ214のリセット入力端子に供給される。カウンタ214は第2入力端子におけるクロック信号を計数入力としても受信する。カウンタ214からのデータ出力q0〜qnは2つの予期される垂直同期レート(29.97Hz及び30Hz)に相当する第1及び第2垂直同期レート識別回路216.1及び216.2のデータ入力端子に供給される。各識別回路216.1及び216.2は垂直同期アナライザ28のクロック信号を搬送する第2入力端子に結合される第1入力端子及びディジタルワンショット回路210の出力端子に結合される第2入力端子も具えている。数値デコーダ218及び220はデータ入力端子におけるデータ信号を受信する。ORゲート222は識別回路216.iの第2入力端子に結合される第1入力端子と、第2デコーダ220の出力端子に結合される第2入力端子とを有している。第1RSフリップフロップ224は識別回路216.iの第1入力端子に結合されるクロック入力端子と、第1数値デコーダ218の出力端子に結合されるS入力端子と、ORゲート222の出力端子に結合されるR入力端子とを有している。第1ANDゲート226は第1RSフリップフロップ224のQ出力端子に結合される入力端子と、識別回路216.iの第2入力端子に結合される第2入力端子とを有している。第2ANDゲート228は第1RSフリップフロップ224の
出力端子に結合される第1入力端子と、識別回路216.iの第2入力端子に結合される第2入力端子とを有している。第2RSフリップフロップ230は識別回路216.iの第1入力端子に結合されるクロック入力端子と、第1ANDゲート226の出力端子に結合されるS入力端子と、第2ANDゲート228の出力端子に結合されるR入力端子とを有している。第2RSフリップフロップ230のQ出力は適当な識別回路216.iの識別信号を供給する。
垂直同期アナライザ28は、水平同期レートがほぼ識別され、且つ複合同期信号が分離される場合に作動し始める。水平同期アナライザ14と同様な動作原理を有する垂直同期アナライザ28は倍周波保護を必要とすることなく、完全に周期性の入力パルスで作動する。カウンタ214は水平同期アナライザ14におけるカウンタ174よりも遙かに多いビット数を必要とし、これにより最長のフレーム周期に対するクロック周期を計数することができる。識別回路216.iの第1RSフリップフロップ224は垂直同期信号の期待窓信号を供給し、第2RSフリップフロップ230は、垂直同期パルスが期待窓内に入る場合にセットされる。この場合、対応する垂直同期レート識別信号が供給され、その後期待窓外部の垂直同期パルスが到来すると、第2RSフリップフロップ230がリセットされるため、識別信号が出力されなくなる。
垂直同期アナライザ28の実施例では、垂直同期レート識別回路216.1及び216.2が29.97Hz及び30Hzのフレームレートを識別し、この場合の各計数値はそれぞれNA1=900,900及びNA2=900,000であり、ここにΔはいずれの場合にもΔ=100である。
本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ることは当業者に明らかである。
Claims (11)
- 複数の既知の周波数レートのうちから入力信号の周波数レートを識別する方法であって、前記既知の周波数レートの信号が複数の時間周期のかなりの部分の間、周期的なパルス信号であり、且つ前記時間周期のうちの周期性の既知の時間インターバル中に周波数が2倍になったりするような入力信号の周波数レートを識別する方法が:
前記入力信号を受信する過程と;
既知の周波数帯域内で可変の既知の周波数レートを有する高周波クロックパルス信号を発生する過程と;
前記分析する入力信号の1周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と;
前記複数の既知の周波数レートの各々に対する期待窓を推定する過程と;
どの期待窓に前記分析する入力信号中のパルスが連続して予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちの1つを識別する過程と;
適当な状態マシーンを用いることにより周波数が2倍の信号をろ波して、不整合の誤った指示をなくすろ波過程と;
を具えていることを特徴とする入力信号識別方法。 - 前記ろ波過程が:
前記適当な周波数レートを識別したものを一時的に維持する過程と;
前記分析する信号中の交番パルスが適当な期待窓内にて生ずるのかどうかをチェックする過程と;
を具えていることを特徴とする請求の範囲1に記載の入力信号識別方法。 - 前記期待窓を推定する過程が:
前記複数の既知の周波数レートの各々に対して、前記既知の周波数レートでの信号の1周期内に発生する前記クロックパルスの数を測定する過程と;
これにより求めた各パルス数に基づいて低い計数値と高い計数値を求めて公差を設定する過程と;
前記計数過程における前記パルス数が前記低い計数値に達してから前記高い計数値に達する時点を求めて前記期待窓を形成する過程と;
を具えていることを特徴とする請求の範囲1に記載の周波数レート識別方法。 - 複数の既知の周波数レートのうちから入力信号の周波数レートを測定するアナライザであって、前記既知の周波数レートの信号が複数の時間周期のかなりの部分の間、周期的なパルス信号であり、且つ前記時間周期のうちの周期性の既知の時間インターバル中に周波数が2倍になったりするような入力信号の周波数レート測定用アナライザが:
前記入力信号受信用の入力端子と;
既知の周波数帯域内で可変の既知の周波数レートを有する高周波クロックパルス信号発生用の手段と;
前記入力信号の或る期間中に生じる前記高周波クロックパルス信号のパルス数を計数する手段と;
前記複数の既知の周波数レートにそれぞれ対応する複数の周波数レート識別回路と;
を具えており、前記各周波数レート識別回路が:
前記複数の既知の周波数レートの各々に対する期待窓を推定する手段と;
前記入力信号が、前記期待窓内に予定回数連続的に発生するパルスを有しているかどうかを測定する状態マシーンと;
識別信号を供給する出力端子と;
周波数が2倍の信号をろ波して、不整合の誤った指示をなくすろ波手段と;
を具えていることを特徴とする周波数レート測定用アナライザ。 - 前記各周波数レート識別回路における前記期待窓推定手段が:
NSTDiが前記入力信号における各パルス間に関連レートで発生すると予期される前記クロックパルスの数を表わし、且つΔが整数誤差値を表わすものとする場合に、NSTDi−Δの関係を求めるために前記計数手段の出力端子に結合される第1の数値デコーダと;
NSTDi+Δの関係を求めるために同じく前記計数手段の出力端子に結合される第2の数値デコーダと;
前記第1の数値デコーダによってセットされると共に前記第2の数値デコーダによってリセットされる第1フリップフロップと;
を具えていることを特徴とする請求の範囲4に記載のアナライザ。 - ビデオシステムを複数の既知のビデオ標準方式に1つに従って複合同期信号に自動的に同期させる方法であって、該方法が:
複合同期信号を受信する過程と;
狭い周波数帯域内にて制御される既知のパルス周波数を有する高周波クロック信号を発生する過程と;
前記複合同期信号が2−レベルか、3−レベル信号であるのかどうかを特定する過程と;
前記複合同期信号が3−レベル信号である場合には前記複合同期信号を正の信号部分を含む第1信号と、負の信号部分を含む第2信号とに分け、且つ前記複合同期信号が2−レベル信号である場合には負の信号部分を含む第2信号を形成する分割過程と;
前記第1及び第2信号の1つを分析して、おおよその水平同期信号の周波数レートを求める水平同期分析過程と;
前記複合同期信号を、前記水平同期分析過程にて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する過程と;
分離した垂直同期パルスを分析して、正確な垂直同期信号の周波数レートを求める垂直同期分析過程と;
前記高周波クロック信号を前記分離した水平同期パルスにロックさせる過程と;
前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する過程と;
を具えているビデオシステム自動同期化方法において、前記水平同期分析過程が:
前記分析信号の1周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と;
前記複数の既知のビデオ標準方式における複数の既知の水平同期信号の周波数レートの各々に対する期待窓を推定する過程と;
どの期待窓に前記分析信号における分析パルスが予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちから或る特定の周波数レートを識別する過程と;
を具えていることを特徴とするビデオシステム自動同期化方法。 - 前記水平周期分析過程がさらに:
垂直ブランキング期間中に生じる周波数が2倍の信号を適当な状態マシーンを用いることによりろ波して、不整合の誤った指示をなくすろ波過程も具えていることを特徴とする請求の範囲6に記載のビデオシステム自動同期化方法。 - 前記期待窓推定過程が:
前記複数の既知の水平同期信号の周波数レートの各々に対して、1ライン期間中に生じる前記クロックパルスの個数を設定する過程と;
前記パルス数設定過程により決定した各パルス数に基づいて低い計数値と高い計数値を求めて公差を設定する過程と;
前記計数過程における前記パルス数が前記低い計数値に達してから、高い計数値に達する時点を求めて前記期待窓を形成する過程と;
を具えていることを特徴とする請求の範囲6に記載のビデオシステム自動同期化方法。 - 前記垂直同期分析過程が:
前記分析した垂直同期信号の1周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と;
前記複数の既知のビデオ標準方式における複数の既知の垂直同期信号の周波数レートの各々に対する期待窓を推定する過程と;
どの期待窓に前記分析した垂直同期信号のパルスが予定回数生じるのかを測定することにより前記複数の既知の垂直同期信号の周波数レートのうちから或る特定の周波数レートを識別する過程と;
を具えていることを特徴とする請求の範囲6に記載のビデオシステム自動同期化方法。 - ビデオシステムを複数の既知のビデオ標準方式のうちの1つに従って複合同期信号に自動的に同期させる装置であって:
前記複合同期信号を受信する入力端子と;
クロック信号を既知の狭い帯域内にて制御される既知のパルス周波数で発生する高周波クロック信号発生器と;
前記複合同期信号が2−レベル信号であるのか、3−レベル信号であるのかどうかを特定する手段と;
前記複合同期信号が3−レベル信号である場合には前記複合同期信号を、正の信号部分を含む第1信号と、負の信号部分を含む第2信号とに分け、且つ前記複合同期信号が2−レベル信号である場合には負の信号部分を含む前記第2信号を形成する分割手段と;
前記第1信号なのか、第2信号なのかを分析して、おおよその水平同期信号の周波数レートを測定するアナライザであって、前記分割手段に結合される入力端子と、前記高周波クロック信号発生器の出力端子に結合されるクロック入力端子とを有している第1アナライザと;
前記分割手段及び前記第1アナライザに結合され、前記複合同期信号を、前記第1アナライザにて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する手段と;
前記分離手段の出力端子と前記高周波クロック信号発生器とに結合され、前記分離した垂直同期信号を分析して、正確な垂直同期信号の周波数レートを求める第2アナライザと;
前記高周波クロック信号を前記分離した水平同期パルスにロックさせる手段と;
前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する手段と;
を具えているビデオシステム自動同期化装置において、前記第1アナライザが:
前記第1及び第2信号のうちの一方の信号を受信する入力端子と;
前記高周波クロックパルス信号を受信する入力端子と;
前記分析信号の1周期中に生じる前記高周波クロックパルス信号のパルス数を計数する手段と;
前記複数の既知の周波数レートにそれぞれ対応する複数の水平同期信号の周波数レート識別回路と;
を具えており、前記各水平同期信号の周波数レート識別回路が:
前記複数の既知の水平同期信号の周波数レートの各々に対する期待窓を形成する手段と;
分析信号が、前記期待窓内に予定回数連続的に発生するパルスを有するかどうかを測定する状態マシーンと;
識別信号を供給する出力端子と;
を具えていることを特徴とするビデオシステム自動同期化装置。 - 前記各水平同期信号の周波数レート識別回路における前記期待窓推定手段が:
NSTDiが各水平同期パルス間に、関連する周波数レートにて発生すると予想される前記クロックパルスの数を表わし、且つΔが整数誤差値を表わすものとする場合に、NSTDi−Δの関係を求めるために前記計数手段の出力端子に結合される第1の数値デコーダと;
NSTDi+Δの関係を求めるために同じく前記計数手段の出力端子に結合される第2の数値デコーダと;
前記第1の数値デコーダによってセットされると共に前記第2の数値デコーダによってリセットされる第1フリップフロップと;
を具えていることを特徴とする請求の範囲10に記載のビデオシステム自動同期化装置。
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