KR0132262Y1 - Image horizontal interpolation circuit - Google Patents
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Abstract
본 고안은 라인메모리와 라인메모리의 데이타를 이용하여 화면을 보다 선명하게 하기위한 영상 수평보간 회로에 관한 것으로서, 라이트 클럭(WCK)신호(fcs)에 의해 영상데이타를 입력받되 하기한 제 2라이트 리세트(WRCK2)신호보다 1 클럭(CK)지연된 제 1라이트 리세트(WRST1)신호에 의해 라이트의 초기위치가 결정되며 리이드 클럭(RCK)신호(2fcs)에 영상데이타를 독출하기 위한 제 1라인메모리(1)와, 라이트 클럭(WCK)신호(2fcs)에 의해 의해 동기되어 영상신호를 입력받되 제 2라이트 리세트 클럭(WRCK2)신호에 의해 라이트의 초기위치가 결정되고 리이드 클럭(RCK)신호(2fcs)로 영상데이타를 독출하기 위한 제 2라인메모리(2)와, 상기 제 1,2라인메모리(1)(2)로부터의 출력을 입력받는 가산기(3)와, 상기 가산기(3)의 출력을 입력받아 평균값으로 출력하기 위한 제산기(4)와, 상기 제산기(4)의 출력과 제 2라인메모리(2)의 출력을 입력받아 이를 선택 출력하기 위한 멀티플랙서(5)와, 상기 멀티플랙서(5)의 출력을 입력받아 보간신호를 출력하기 위한 제 3라인메모리(6)들로 구성되어, 제 1라인메모리(1)를 동기시키기 위한 제 1라이트 리세트(WRST1)신호는 제 2라인메모리(2)를 동기시키기 위한 제 2라이트 리세트(WRST2)신호보다 1클럭(CK)지연된 상태로 상기한 각각의 라인메모리(1)(2)로 입력되도록하여 상기 제 1라인메모리(1)로 입력되는 영상데이타신호는 최초신호가 없는 상태로 입력되도록 하고 라이트 클럭(WCK)신호(fcs)의 두배인 2fcs의 속도로 리이드되는 각각의 제 1,2라인메모리(1)(2)로부터의 영상 데이타는 가산기(3)와 제산기(4)를 거치면서 평균값이 구해지고 이 평균값과 제 2라인메모리의 출력은 멀티플랙서(5)로 입력된 후 순차적으로 제 3라인메모리(6)로 출력되도록하여 간단하게 수평해상도를 보간할 수 있도록 하였다.The present invention relates to an image horizontal interpolation circuit for sharpening a screen by using data of a line memory and a line memory, and includes a second write signal that receives image data by a write clock signal (fcs). The initial position of the light is determined by the first write reset signal WRST1 delayed by one clock CK than the set WRCK2 signal, and the first line memory for reading image data into the lead clock RCK signal 2fcs. (1) and the video signal are input in synchronization with the write clock (WCK) signal 2fcs, and the initial position of the write is determined by the second write reset clock signal WRCK2, and the read clock signal RCK ( A second line memory (2) for reading image data in 2 fcs, an adder (3) which receives an output from the first and second line memories (1) and (2), and an output of the adder (3). A divider (4) for receiving and outputting the average value, A multiplexer 5 for receiving the output of the divider 4 and the output of the second line memory 2, and selectively outputting the output of the multiplexer 5, and outputting an interpolation signal. And a first write reset signal WRST1 for synchronizing the first line memory 1 with a second write memory for synchronizing the second line memory 2. The image data signal inputted to the first line memory 1 is inputted to the first line memory 1 with one clock CK delayed from the set WRST2 signal. The video data from each of the first and second line memories 1 and 2, which is inputted at a speed of 2fcs, which is twice as large as the write clock WCK signal fcs, is added to the adder 3 and the divider 4 The average value is obtained by passing through), and the average value and the output of the second line memory are sequentially input to the multiplexer (5). As was to simplify the interpolation by the horizontal resolution to be output to the third line memory (6).
Description
제1도는 본고안의 회로도.1 is a circuit diagram of this article.
제2도는 본고안의 타이밍도.2 is a timing diagram of this article.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 제 1라인메모리 2 : 제 2라인메모리1: first line memory 2: 2nd line memory
3 : 가산기 4 : 제산기3: adder 4: divider
5 : 멀티플랙서 6 : 제 3라인메모리5: multiplexer 6: third line memory
본 고안은 라인메모리를 이용한 영상 수평보간 회로에 관한 것으로서, 특히 영상데이타 확대시 화면의 수평해상도를 개선하기 위한 영상 수평보간 회로에 관한 것이다.The present invention relates to an image horizontal interpolation circuit using a line memory, and more particularly, to an image horizontal interpolation circuit for improving a horizontal resolution of a screen when image data is enlarged.
일반적으로 NTSC방식인 경우 262.5(라인/필드)+262.5(라인/필드)를 한화면으로 구성하고 화면수는 30(매/초/필드)으로 하여 상기 한 화면의 필드 주파수를 2배로 하는 비월(Interlace)주사 방식을 채택하고 있다.In general, the NTSC system consists of 262.5 (line / field) + 262.5 (line / field) in one screen, and the number of screens is 30 (every second / field). Interlace) is an injection method.
그러나 이와 같은 방식으로는 필드당 수직방향의 화소밀도(주사선수)를 내리고 있기 때문에 첫 번째 필드와 두 번째 필드간의 시간차(약1/60초)는 화면을 열화(Flicker) 시키고 또한 이를 사람이 감지하게 되어 실제 사람이 인식할 수 있는 수직 해상도는 약 70% 이하로 감소하게 된다.However, in this way, since the pixel density (scanner) in the vertical direction per field is lowered, the time difference between the first field and the second field (approximately 1/60 second) causes the screen to deteriorate and is detected by humans. As a result, the vertical resolution that can be recognized by a real person is reduced to about 70% or less.
상기의 경우에 있어서, 실제 525 라인(수평주사선)의 정보를 받는 CRT는 수직 귀선 기간이 필드당 21라인이고, 전술한 바와 같이 수직 해상도가 30% 감소하므로(Kill Factor), 결국 상기 CRT는(525-(21×2))×0.7=330 라인의 해상도를 갖게되는 것이다.In this case, the actual CRT receiving 525 lines (horizontal scan line) of information has a vertical retrace period of 21 lines per field, and as described above, the vertical resolution is reduced by 30% (Kill Factor). It has a resolution of 525- (21 × 2) × 0.7 = 330 lines.
따라서, 종래에는 1주사선 단위에서의 신호를 두배로 압축하여 화면의 열화(Flicker)현상을 방지하는 방법과, 각 주사선 단위의 신호를 라인메모리에 기입하고 필드주파수(수직 주파수)(1 초당의 화면수)는 이의 수평주파수를 종래의 2배로 하며 1필드당의 주사선수(화소밀도)를 상기 비월(Interlace)주사 방식과 마찬가지로 2배로 하고 상기 라인메모리로부터의 각주사선의 신호를 기입의 2배로 독출하는 논 인터레이스(Non-Interlace) 방식을 채택하여 수직해상도를 보간하였다.Therefore, in the related art, a method of preventing the screen deterioration by doubling the signal in one scanning line unit, and writing the signal in each scanning line unit into the line memory, and writing the field frequency (vertical frequency) (screen per second). The horizontal frequency is twice that of the conventional method, and the scanning player per pixel (pixel density) is doubled in the same manner as the interlace scanning method, and the signal of each scanning line from the line memory is read out twice as much as the writing. Interpolates the vertical resolution using the non-interlace method.
그러나 상기한 방법으로는 수직해상도는 선명하게 할 수 있으나, 화면확대시 수평해상도가 떨어지는 단점이 있으며, 따라서 이를 보간하기 위해서는 복잡한 회로가 구성되어야만 했다.However, although the vertical resolution can be made clear by the above method, there is a disadvantage in that the horizontal resolution is lowered when the screen is enlarged. Therefore, a complex circuit must be configured to interpolate it.
따라서 본 고안은 상기의 결점들을 해결할 수 있도록 안출되었는 바, 간단한 회로구성으로 화소의 크기를 더욱 작게하여 화면 확대시의 수평해상도를 개선하기 위한 영상 수평보간 회로를 제공하는데 그 목적이 있다.Therefore, the present invention has been devised to solve the above-described drawbacks, and an object of the present invention is to provide an image horizontal interpolation circuit for improving the horizontal resolution when the screen is enlarged by reducing the size of the pixel with a simple circuit configuration.
상기의 목적을 달성하기 위해서 본 고안은 영상데이타를 제 1라인메모리와 제 2라인메모리에 라이트(WRITE)하되, 상기 제 1라인메모리로 입력되는 영상신호의 라이트의 초기값을 결정하는 제 1라이트리세트 신호는 일차지연시켜 입력하고 제 2라인메모리로 입력되는 영상신호의 초기값을 결정하는 제 2라이트 리세트 신호는 지연없이 입력하여 상기 제 1라인메모리의 출력영상신호중 초기의 영상신호는 없는 상태로, 상기 제 2라인메모리의 출력영상신호는 전체 영상데이타가 출력되도록하여 상기 제 1라인메모리의 출력과 함께 가산기에 입력하며 이의 평균값을 상기 제 2라인메모리의 출력과 함께 멀티플랙서에 입력시키고 상기 멀티플랙서로부터 상기 평균값과 제 2라인메모리의 영상데이타를 순차 출력하여 수평 영상데이타를 보간하도록 하였다.In order to achieve the above object, the present invention writes the image data into the first line memory and the second line memory, and writes the first data to determine the initial value of the light of the image signal input to the first line memory. The reset signal is input with primary delay and the second write reset signal for determining the initial value of the video signal input to the second line memory is input without delay so that no initial video signal is output among the output video signals of the first line memory. In this state, the output image signal of the second line memory is outputted to the adder together with the output of the first line memory so that the entire image data is output, and the average value thereof is input to the multiplexer together with the output of the second line memory. The average value and the image data of the second line memory are sequentially output from the multiplexer to interpolate the horizontal image data.
이하 본 고안을 첨부 도면에 의거 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안의 블록도이고 제 2도는 본 고안을 설명하기 위한 타임차트로서, 라이트클럭(WCK)신호(fcs)에 의해 동기되어 영상데이타를 입력받고 하기한 제 2라이트 리세트(WRST2)신호보다 1 클럭(CK)지연된 제 1라이트 리세트(WRST1)신호에 의해서 라이트 어드레스 포인터가 0 어드레스로 리세트되며 리이드 클럭(RCK) 신호(2fcs)로 영상데이타를 독출하기 위한 제 1라인메모리(1)와, 라이트 클럭(WCK)신호(fcs)에 의해 동기되어 제 2라이트 리세트(WRSE2) 신호에 의해서 라이트 어드레스 포인터가 0 어드레스로 리세트되며 리이드 클럭(RCK)신호(2fcs)로 영상데이타를 독출하기 위한 제 2라인메모리(2)와, 상기 제1,2라인메모리(1)(2)로부터의 출력을 입력받는 가산기(3)와, 상기 가산기(3)의 출력을 입력받아 평균값으로 출력하기 위한 제산기(4)와, 상기 제산기(4)와 제 2라인메모리(2)로부터의 입력을 선택 출력하기 위한 멀티플랙서(5)와, 상기 멀티 플랙서(5)의 출력을 입력받아 출력하기 위한 제 3라인메모리(6)들로 구성된다.FIG. 1 is a block diagram of the present invention, and FIG. 2 is a time chart for explaining the present invention. The second light reset WRST2 receives image data in synchronization with a light clock signal fcs. The first address memory is reset to the zero address by the first write reset signal WRST1 delayed by one clock CK, and the first line memory for reading image data using the read clock signal 2fcs. 1) and the write address pointer are reset to the 0 address by the second write reset signal WRSE2 in synchronization with the write clock WCK signal fcs, and the image data is read by the lead clock RCK signal 2fcs. A second line memory (2) for reading the data, an adder (3) which receives the outputs from the first and second line memories (1) and (2), and an output of the adder (3) as an average value. A divider 4 for output, the divider 4 and a second line Receives the output of the memory (2), the multiplexer (5) for outputting a selection input from the said multiplexer (5) consists of the third line memory (6) for outputting.
이와 같이 구성되는 본 고안의 동작 및 작용효과를 설명하면 다음과 같다.Referring to the operation and effect of the subject innovation is configured as follows.
제 2도의 (F)에 도시한바와 같은 영상데이타신호는 제 1라인메모리(1)와 제 2라인메모리(2)에 동시에 가해진다. 이때 제 2도의 (B)(C)에 도시된 바와 같이 라이트의 초기위치를 결정하는 상기 제 1라인메모리(1)의 제 1라이트 리세트(WRST1) 신호를 상기 제 2라인 메모리(2)의 제 2라이트 리세트(WRST2) 신호보다 1클럭(CK)지연시켜 제 2도의 (D)(E)에 도시한 바와 같이 상기 제 1라인메모리(1)의 출력은 초기 데이타가 없는 상태가 되도록 하였다. 즉, 제 1라인메모리(1)의 출력은 초기 한 개의 영상데이타가 없는 상태로, 제 2라인메모리(2)의 출력은 전체데이타가 리이드된다. 이와같이된 제 1라인메모리(1)의 출력과 제 2라인메모리(2)의 출력은 제 2도의 (G)와 같은 리이드 클럭(RCK)신호(2fcs)에 의해 상기 라이트 클럭(WCK)신호(fcs)의 두배속도로 리이드(READ)된다. 이때 리이드의 초기위치를 결정하는 제 2도의 (H)에 도시한 리이드 리세트(RRST)신호는 상기 제1, 2라인메모리(1)(2)에 동시에 가해져서 리이드 어드레스 포인터를 0 어드레스로 리세트시킨다. 이때 상기 제 1, 2라인메모리(1)(2)로부터 출력되는 영상데이타는 제 2도의 (I)(J)에 도시 하였다. 이어서 상기 두 라인메모리로부터 출력된 각각의 영상데이타는 가산기(Adder)(3)에 입력되어 제2도의 (K)과 같은 출력파형을 갖는다. 이 신호는 다시 제산기(4)에 입력되어 제 2도의 (L)에 도시한 바와 같이 평균값으로 출력되며 상기 평균값은 상기 제 2 라인메모리(2)의 출력과 함께 멀티 플랙서(5)에 입력된 후 제 2도의 (M)에 도시한 바와 같이 상기 제산기(4)로부터의 출력되는 상기 제 1,2라인메모리(1)(2)의 평균값과 제 2라인메모리(2)로부터 입력되는 영상신호는 순차적으로 출력되어 제 3라인메모리(6)를 거쳐 화면(도시않음)으로 출력되는 것이다.The video data signal as shown in FIG. 2F is simultaneously applied to the first line memory 1 and the second line memory 2. As shown in FIG. At this time, as shown in (B) and (C) of FIG. 2, the first write reset signal WRST1 of the first line memory 1, which determines the initial position of the light, is transferred to the second line memory 2. One clock (CK) delayed from the second write reset signal WRST2, so that the output of the first line memory 1 is free of initial data, as shown in FIG. . That is, the output of the first line memory 1 has no initial image data, and the output of the second line memory 2 leads the entire data. The output of the first line memory 1 and the output of the second line memory 2 are thus written by the write clock WCK signal fcs by the lead clock RCK signal 2fcs as shown in FIG. It is read at twice the speed. At this time, the lead reset signal (RRST) shown in (H) of FIG. 2, which determines the initial position of the lead, is simultaneously applied to the first and second line memories (1) and (2) to reset the lead address pointer to zero address. Set. At this time, the image data output from the first and second line memories (1) and (2) is shown in (I) (J) of FIG. Subsequently, each image data output from the two line memories is input to an adder 3 to have an output waveform as shown in FIG. This signal is again input to the divider 4 and output as an average value as shown in (L) of FIG. 2, which is input to the multiplexer 5 together with the output of the second line memory 2. And the average value of the first and second line memories 1 and 2 output from the divider 4 and the image input from the second line memory 2, as shown in FIG. The signals are sequentially output and output to the screen (not shown) via the third line memory 6.
상기한 바와 같이 본 고안은 라이트의 초기위치를 결정함에 있어서 제 1 라이트 리세트(WRST1) 신호를 제 2라이트 리세트(WRST2) 신호보다 1클럭지연된 상태로 입력되도록함으로서, 상기 제 1라인메모리(1)로 입력되는 영상데이타 신호는 초기값이 없는 상태로 입력되도록 하고 상기 라이트클럭(WCK)신호(fcs)를 동기받는 제 2라인메모리(2)는 초기값을 포함한 영상데이타를 입력받게 된다. 전술한 제 1,2라인메모리(1)(2)로 입력된 각각의 영상데이타는 라이트클럭(WCK)신호(fcs)의 2배인 리이드클럭(WCK)신호(2fcs)로 각각 독출된 후 가산기(3)와 제산기(4)를 거친 두 영상데이타의 평균값이 멀티플랙서(5)로 입력되고 또한 입력은 상기 제 2라인메모리(2)의 출력값이 입력됨에 따라 상기 멀티플랙서(5)로부터 선택적으로 출력되는 상기 제 2라인메모리(2)의 출력값과 평균값은 교대로 화면에 출력되도록함으로서 간단한 회로 구성으로 보다 선명한 수평해상도를 유지할 수 있도록 하였다.As described above, the present invention allows the first write reset signal WRST1 to be input in a state of one clock delay than the second write reset signal WRST2 in determining the initial position of the write. The image data signal inputted in 1) is inputted without an initial value, and the second line memory 2 which is synchronized with the light clock WCK signal fcs receives the image data including the initial value. Each of the image data input to the above-described first and second line memories 1 and 2 is read out by the lead clock WCK signal 2fcs, which is twice the light clock WCK signal fcs, and then added to the adder. 3) and the average value of the two image data passed through the divider (4) is input to the multiplexer (5) and the input from the multiplexer (5) as the output value of the second line memory (2) is input The output value and the average value of the second line memory 2 which are selectively output are alternately outputted on the screen to maintain a clear horizontal resolution with a simple circuit configuration.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940026403U KR0132262Y1 (en) | 1994-10-10 | 1994-10-10 | Image horizontal interpolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940026403U KR0132262Y1 (en) | 1994-10-10 | 1994-10-10 | Image horizontal interpolation circuit |
Publications (2)
| Publication Number | Publication Date |
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| KR960015826U KR960015826U (en) | 1996-05-17 |
| KR0132262Y1 true KR0132262Y1 (en) | 1998-12-15 |
Family
ID=19395158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019940026403U KR0132262Y1 (en) | 1994-10-10 | 1994-10-10 | Image horizontal interpolation circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0132262Y1 (en) |
-
1994
- 1994-10-10 KR KR2019940026403U patent/KR0132262Y1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR960015826U (en) | 1996-05-17 |
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