KR0128063B1

KR0128063B1 - 플로팅 게이트 메모리셀 및 디바이스 및 이들의 제조 방법

Info

Publication number: KR0128063B1
Application number: KR1019890000955A
Authority: KR
Inventors: 에이.에스퀴벨 에이저리코; 티.미첼 알랜; 엘.리겔라 하워드
Original assignee: 엔.라이스 머레르; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1988-01-29
Filing date: 1989-01-28
Publication date: 1998-04-02
Also published as: JPH025487A; KR900012361A

Abstract

내용없음.

Description

플로팅 게이트 메모리셀 및 디바이스 및 이들의 제조 방법

제1도는 본 발명에 따라 구성된 플로팅 게이트 EPROM 디바이스의 일부를 개략적인 형태로 도시한 도면.

제2도는 본 발명의 특징을 사용하는 비휘발성 메모리셀을 절단하여 도시한 사시도.

제3도는 제2도의 EPROM셀 기하학적 및 전기적 파라메터의 예를 도시한 도면.

제4도는 본 발명에 따른 비트 라인 분리 기술을 사용하는 메모리셀의 어레이를 부분적으로 절단하여 도시한 평면도.

제5도는 제4도에 도시된 디바이스를 부분적으로 절단하여 도시한 사시도.

제6a도 내지 제6i도는 디바이스 제조 순서를 제5도 및 제6도의 선 A-A'를 따라 절취하여 도시한 부분 단면도.

제7a도 내지 제7i도는 디바이스 제조 순서를 제4도 및 제5도의 선 B-B'를 따라 절취하여 도시한 부분 단면도.

제8도는 본 발명의 선택적 실시예에 따라 구성된 플로팅 게이트 EPROM셀의 단면도.

제9도는 제8도에 도시된 디바이스를 부분적으로 절단하여 도시한 사시도.

제10도는 제8도 및 제9도의 선택적 실시예에 따라 구성된 디바이스의 제조 순서를 제9도 및 제12도의 선 C-C'를 따라 절취하여 도시한 단면도.

제11도는 제8도 및 제9도의 선택적 실시예에 따라 구성된 디바이스의 제조 순서를 제9도 및 제12도의 선 D-D'를 따라 절취하여 도시한 단면도.

제12도는 제8도 및 제9도에 도시된 디바이스를 부분적으로 절단하여 도시한 평면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 플로팅 게이트 메모리셀 12,70,170 : 소오스 전극

14,72,172 : 드레이 전극 16,76,184 : 플리트형 프로팅 게이트

18,82,186 : 제어 게이트 20,188 : 행 어드레스 라인

22 : 행 디코더 24 : 열라인

26 : 열 디코더 48 : EPROM 디바이스

50 : EPROM 셀 58,158 : 실리콘 기판

78,80,86,187,217 : 유전층 84 : 전도 채널

110,210 : 산화물 마스크 114,120 : 다결정성층

124 : 포토레지스트 128,182 : 산화물층

159 : 격벽 180 : 절연층

본 발명은 메모리셀에 관한 것으로, 특히 소거가능한 프로그램가능 해독 전용 메모리(EPROM) 디바이스 및 전기적으로 소거가능한 프로그램가능 해독 전용 메모리(EEPROM) 디바이스에 사용된 형태와 같은 플로팅 게이트 메모리셀에 관한 것이다.

본 발명의 양수인에게 양도된 Method of Making a Non-Volatile Memory Having Dielectric Filled Trenches란 명칭의 미합중국 특허 제4,698,900호에 기술된, 트렌칭(trenching)에 의해 비트 라인 분리와 같은, 비휘발성 메모리셀 어레이의 설계에 대한 최근의 혁신은 전류 누설 및 펀치 스루(punch through)를, 개개의 셀 크기가 약 13제곱 미크론으로 달성될 수 있는 지점까지 감소시킨다. 또한, 고밀도 메모리 디바이스, 예를 들어 1메가비트 이상의 디바이스를 제조하는데 필요한 셀크기의 감소는 프로그래밍 전압의 상당한 감소를 요구한다. 이 더 높은 셀 밀도를 달성하기 위한 종래의 노력은 비트 라인의 단면적의 크기 감소를 요구하여 왔다. 이 감소들은 비트라인 저항을 증가시키므로, 전압 손실을 제한하기 위해서는 더 많은 옴(ohmic) 접촉부를 요구하게 된다. 접촉부의 수가 많아지면, 어레이의 크기를 증가시키게 되므로, 더 작은 셀 크기의 유효성을 소멸시키게 된다.

비교적 낮은 동작 전압으로 더욱 신속하고 신뢰가능하게 프로그램될 수 있는 플로팅 게이트 메모리셀이 요구되어 왔다. 예를 들어, 소정의 종래 비휘발성 메모리 어레이의 프로그래밍 시간은 상당히 빠르지만, 이러한 설계들은 적어도 100% 프로그램/패스(pass)가 달성되는 것으로 공지되어 있다. 패스에 의하여 셀의 90%가 성공적으로 프로그램된 경우, 메가비트 메모리는 프로그래밍을 완성하기 위해 6개 프로그래밍 싸이클을 요구하게 된다. 메가비트 이상의 고밀도 메모리 디바이스를 더 빠른 속도로 완전히 프로그램하기 위해서는[비트-뱅깅(bit-banging)으로 공지된] 다수의 프로그램/해독/리프로그램 싸이클을 감소시키는 것이 양호하다. 널리 공지된 실리콘 기술에 기초를 두고 이러한 개량된 메모리 디바이스를 제조하기 위한 방법 및 처리 공정이 요구되었다.

본 발명의 한 실시예에 따르면, 다수의 트렌치 메모리셀들이 반도체 구조물 면을 따라 어레이 형태로 배열되는 비휘발성 반도체 메모리 디바이스가 제공된다. 각 메모리셀은 소오스 영역, 드레인 영역, 플로팅 게이트, 제어 게이트, 및 이 제어 게이트를 플로팅 게이트로부터 분리시키는 유전체층으로 구성된다. 각 메모리셀의 플로팅 게이트 및 제어 게이트는 트렌치내에 플리트(pleat) 형태로 형성된다. 즉, 1개 이상의 폴드(fold)를 갖는다. 셀의 각 행(row)내의 제어 게이트들은 행 어드레스 라인에 접속되고, 각 행 어드레스 라인은 행 디코더에 접속된다. 모든 소오스 및 드레인 전극은 열(column) 라인을 형성하기 위해 전기적으로 접속되고, 소오스 및 드레인 열 라인들은 각 단부에서 열디코더에 접속된다.

본 발명의 새로운 디바이스를 제조하기 위해 제공된다. 첫째, 트렌치는 수평 기판면 밑에 형성되는데, 이 트렌치는 저부에 의해 양호하게 분리된 최소한 2개의 벽을 갖고 있다. 그다음, 플리트형 플로팅 게이트를 갖고 있는 메모리셀이 트렌치내에 형성된다.

한 실시예내에서, 트렌치는 n⁺도프되고, 도펀트(dopant)는 소오스 및 드레인 전극을 트렌치벽을 따라 형성하기 위해 확산된다. 그다음, 저부는 n⁺기판을 제거하기 위해 에칭된다. 그 다음에, 유전층은 트렌치벽 및 저부를 따라 열적으로 성장된다. 후속적으로, 플리트형 플로팅 게이트는 열산화물상에 층으로 형성되고, 인터레벨 유전층이 플로팅 게이트상에 형성된다. 그다음, 제어 게이트가 플리트형 플로팅 게이트를 따라 용착된다.

본 발명의 선택적인 실시예내에서, 비휘발성 반도체 메모리 디바이스는 기판면상의 제1 및 제2인접 트렌치 주위에 각각 형성된 다수의 플로팅 게이트 메모리셀로 구성된다. 표면을 따라 형성된 격벽(partition)은 제1트렌치내의 제1벽 및 제2트렌치내의 제2벽을 정한다. 소오스 전극은 제1트렌치의 제1벽을 따라 형성되고, 드레인 전극은 소오스 전극과 드레인 전극사이의 격벽의 상부면을 따라 발생되는 전극 채널을 갖고 있는 제2트렌치의 제2벽을 따라 형성된다. 최소한 1개의 플리트를 갖고 있는 플로팅 게이트는 기판에 드레이프(drape)되어 있는데, 플로팅 게이트는 전극 및 전도 채널을 거의 둘러싸고 있다. 제1절연층은 플로팅 게이트와 전극사이로 전류가 흐르지 못하게 하고, 플로팅 게이트와 전도 채널 사이로 전류가 흐르지 못하도록 플로팅 게이트와 격벽사이에 삽입된다. 제어 게이트 제1트렌치에서 제2트렌치까지 연장되는 플로팅 게이트상에 배치되는데, 이들 사이에 배치된 제2절연층은 제어 게이트와 플로팅 게이트사이로 전류가 흐르지 못하게 한다.

본 발명의 선택적인 실시예의 메모리셀을 제조하기 위한 새로운 방법은 기판면상의 최소한 제1 및 제2 트렌치를 에칭시키는데, 트렌치는 제1 및 제2벽, 및 양호하게는 기판면을 따라 연장되는 2개의 트렌치들 사이에 격벽을 발생시키는 저부를 각각 갖고 있으며, 격벽은 제1트렌치내의 제1벽 및 제2트렌치내의 제2벽을 정한다. 그다음, 플리트형 플로팅 게이트를 갖고 있는, 즉 1개 이상의 폴드를 갖고 있는 메모리셀은, 플로팅 게이트가 각 트렌치내로 연장되도록 격벽 주위에 형성된다. 이 방법의 한 형태에서는, 제1전도 형태의 도펀트가 용착되어, 소오스 및 드레인 전극이 상이한 비트 라인에 각각 전기적으로 접속되도록 제1벽을 따라 소오스와 드레인 전극을 형성하고, 각 트렌치 저부를 따라 비트 라인을 형성하기 위해 트렌치내로 확산된다. 그다음, 양질의 게이트 산화물이 격벽상에 형성된다. 소오스와 드레인 전극면이 동시에 산화되면, 플로팅 게이트를 전기적으로 분리시키기 위한 절연층이 제공된다. 그다음에 도프된 다결정성 반도체 물질의 제1층은 전극을 거의 둘러싸는 격벽 주위에 형성된다.

이 제1층은 기판 격벽주위에 드레이프된 플리트를 갖고 있는 플로팅 게이트의 형태로, 다결정성 물질을 보호하기 위해 패턴 블럭되거나, 선택적으로 에칭된다. 그 다음, 이 패턴 블럭이 제거되고, 인터레벨 산화물/질화물층이 모든 노출면상에 용착된다. 그다음, 제2다결정성 물질층이 전체면상에 용착되어, 트렌치를 완전히 채우게 된다. 이 제2층은 플로팅 게이트상에 배치된 제어 게이트를 포함하는 분리된 행 라인을 형성하기 위해 기판면 및 트렌치를 따라 선택적으로 에칭된다. 트렌치와 기판면의 노출 부분을 산화물로 코팅된 다음, 평면을 형성하기 위해 다시 에칭된다.

본 발명의 목적은, 제어 게이트와 소오스 및 드레인 전극사이에 소정의 전압이 인가된 경우에, 제어 게이트와 플로팅 게이트사이의 정전 결합을 향상시킨 비휘발성 고밀도 메모리 디바이스를 제공하는 것인데, 이 특징은 메모리셀 프로그램 속도를 더 빨라지게 한다.

본 발명의 다른 목적은, 소정의 프로그래밍 속도 및 셀 밀도의 경우에, 디바이스를 완전히 프로그램하는데 필요한 프로그램/해독/리프로그램 싸이클수를 감소시키도록 향상된 프로그램 신뢰성을 갖고 있는 비휘발성 고밀도 메모리 디바이스를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 셀 크기의 감소에 따라 비트 라인의 단면적을 감소시킬 필요가 없도록 트렌치벽 및 저부를 따라 비트 라인이 형성되는 메모리 디바이스를 제공하기 위한 것이다.

본 발명의 대응 장점은 소정의 셀밀도에 대해 비트라인의 전도성이 개량되는 것인데, 이 개량점은 전압손실을 제어하기 위해 적은 옴 접촉부를 필요로 한다.

이하, 첨부 도면을 참조하여 본 발명의 장점과 설시예에 대하여 상세히 설명하겠다.

본 발명의 특수한 실시예가 NMOS EPROM을 참조하여 본 명세서내에 기술되어 있지만, 본 발명은, 일반적으로 비휘발성 플로팅 게이트 메모리 디바이스, 예를 들어 EPROM, EEPROM 및 EAROM에 응용할 수 있다. 디바이스 부품들 사이에 전기 접속부를 형성하고, 메모리 디바이스롤 프로그램하기 위한 특정 수단이 본 명세서내에 기술되어 있지만, 본 분야에 숙련된 기술자들은 디바이스 형태에 따라 여러가지로 변형시킬 수 있다.

우선 제1도를 참조하면, 고밀도, 예를 들어 1메가비트 메모리 디바이스를 형성하기 위해 배열된 플로팅 게이트 메모리셀(10)의 어레이의 일부가 개략적인 형태로 도시되어 있다. 각 셀(10)은 소오스(12), 드레인(14), 플리트형 플로팅 게이트(16) 및 제어 게이트(18)을 갖고 있는 전게 효과 트랜지스터로 구성된다. 셀의 행(19)내의 각각의 제어 게이트(18)은 행어드레스 라인(20)에 접속되고, 각각의 행어드레스 라인은 행 디코더(22)에 접속된다. 셀의 열(23)내의 소오스 또는 드레인 전극(12 또는 14)는 열라인(24)에 각각 접속되고, 소오스 및 드레인 열라인(24)는 열 디코더(26)에 접속된다.

기입 또는 프로그램 모드시에, 열디코더는, 예를 들어 10V와 12V 사이 또는 비교적 고전압, 예를 들어 접지 전위를 저전압 라인(28C)상의 열어드레스와 2진수 데이타 입력에 응답하여 각 소오스 및 드레인 열라인(24)에 선택적으로 인가시키는 작용을 한다. 또한, 기입 또는 프로그램 동작중에, 행 디코더는 고전압 또는 저전압을, 라인(28R) 상의 행어드레스에 응답하여 각각의 행라인(20)에 인가시킨다. 해독 모드시에, 열디코더(26)은 라인(24)를 선택된 셀의 우측에 접지시키고, 열라인으로의 정적(static) 부하를 선택된 셀의 좌측에 접속시킨다. 행디코더(22)는 논리 1 전압을 선택된 행라인에 인가시키고, 논리 0 전압을 모든 다른 행라인(20)에 인가시킨다.

새로운 셀(10)의 특수한 실시예는 제2도에 도시된 EPROM 다바이스(48)의 일부 확대 사시도로 도시되어 있다. 플로팅 게이트 EPROM셀(50)은 희박하게 P-도프된 실리콘 기판(58)의 수평면(56)밑의 사각형 트렌치내에 형성된다. 이 트렌치는 수평 저부(64)에 의해 서로 분리된 2개의 대향 측벽부(60 및 62)를 포함한다. 한 쌍의 n⁺도프된 소오스 및 드레인 전극(70 및 72)는 상호 대향 트렌치 측벽부(60 및 62)를 따라 트렌치내에 각각 형성된다. 전극은 셀(50)의 어레이를 발생시키기 위해 제1도의 개략도에 따라 인접 열 또는 비트라인들의 일부로서 형성될 수 있다.

또한, 본 발명의 메모리셀(50)은 트렌치를 정렬시키는 플리트형 플로팅 게이트(76)을 포함한다. 설명한 바와 같이, 플로팅 게이트는 1개의 폴드를 갖고 있다. 그러나, 플리트형 플로팅 게이트는 다수의 폴드를 갖고 있다. 제1유전층(78), 예를 들어 산화 실리콘층은 전극(70 및 72)로부터 플로팅 케이트(76)을 분리시키고, 제2유전층(80), 예를 들어 열적으로 성장된 산화 실리콘과 같은 양질의 게이트 산화물층은 플로팅 게이트(76)과 트렌치 저부(64)사이에 삽입된다. 다결정성 실리콘으로 형성된 제어 게이트(82)는 게이트 산화물층(80) 바로 밑의 기판이 전도 채널(84)를 제공하기 위해 제어될 수 있도록 플리트형 플로팅 게이트(76)내에 층으로 형성된다. 제3유전층(86)은 플로팅 게이트(76)과 제어 게이트(82)사이에 형성된다. 제어 게이트(82)는 제1도에 개략적으로 도시된 바와 같이, 행라인(20)의 일부를 형성하기 위해 기판면(56)을 따라 트렌치외부로 연장된다.

셀(50)은 종래의 EPROM셀들이 작용하는 것과 동일한 원리에 따라 동작하지만, 종래의 셀보다 프로그램 속도가 빠르다. 이러한 잇점과 그밖의 다른 잇점, 예를 들어 소정의 셀 밀도에 대한 낮은 프로그래밍 전압은 향상된 정전 결합으로부터 발생한다. 즉, 제어 게이트에서 플로팅 게이트까지의 결합 대 제어 게이트에서 기판까지의 결합 비율이 증가된다. 제어 게이트가 본 발명에 의해 제안된 새로운 플리트형 플로팅 게이트 구조내에 층으로 형성되기 때문에, 제어 게이트와 플로팅 게이트사이에 전하를 결합시키기에 유용한 표면적이 증가된다.

종래의 셀 설계와 비교해보면, 소정의 프로그래밍 전압을 제어 게이트(82)에 인가시키면, 플로팅 게이트(76)과 기판(58) 사이에 더 강한 전계가 발생하게 된다. 그러므로, 전도 채널로부터 플로팅 게이트내로의 전자 주입 레벨이 향상된다.

종래 설계에 따른 플로팅 게이트 메모리셀의 결합률은, 과거에는 측정된 게이트 전압비에 기초를 두고 계산되어 왔다. 예를 들어, 에스퀴벨(Esquivel)등이 A Novel Trench-lsolated, Buried N+FAMOS Transistor Suitable For High Density EPROM이란 명칭으로 Electron Devices Letters 제EDL-8편, 제4호, 페이지 146-147(1987.4)에 발표한 논문을 참조한다. 종래 설계에 따른 메모리셀의 결합률은 0.4내지 0.625로 공지되어 있다.

새로운 설계의 장점은 종래 설계에 대한 결합률의 범위를 본 발명의 한 실시예에 대한 셀(50)의 결합률과 비교함으로써 입증될 수 있다. 예로써, 제3도는 플로팅 게이트(76)이 폭(W)및 트렌치양단에 드레이프된 플리트길이 (L)에 의해 특성화되는 제2도의 메모리셀(50)에 대한 이론적 결합률을 계산하기 위한 상관크기를 도시한 것이다.

길이(L)은 직선 세그먼트 들을 합산함으로써 계산된다.

즉, L=L₁+L₂+L₃+L₄+L₅인데, 여기서 L₁및 L₃은 대칭 측벽부(60 및 62)를 따라 측정된 트렌치의 깊이를 나타내고, L₂는 전극(70 및 72)로부터 플로팅 게이트(76)을 분리시키는 유전층(78)의 대향부들간의 거리를 나타내며, L₄및 L₅는 기판면을 따라 연장되는 플로팅 게이트의 길이를 각각 나타낸다. 정전결합률은 다음과 같이 정의된다.

여기서, C_T=C₂+C₃+C₄이고, C₁은 제어 게이트와 플로팅 게이트사이의 캐패시턴스이며, C₂및 C₃는 플로팅 게이트와 소오스 및 드레인 전극사이의 각각의 캐패시턴스이고, C₄는 플로팅 게이트와 전도 채널사이의 캐패시턴스이다.

플로팅 게이트(76)과 제어 게이트(82)사이의 유전층(86)의 두께가 D₁이고 플로팅 게이트(76)과 각각의 소오스 및 드레인 전극(70 및 72)사이에 배치된 유전층(78)부분의 두께가 D₂이며, 플로팅 게이트(76)과 트렌치 저부(64)사이에서 측정된 바와같은 게이트 산화물층(80)의 두께가 D₃라하고, Eox를 유전층 D₁,D₂및 D₃에 대한 등가유전율이라 가정하면, 이때, C₁,C₂,C₃는 다음과 같다.

여기서, 셀크기가 14제곱 미크론인 경우에,

L₁= 8 미크론

L₂=1미크론

L₃=8미크론

L₄= 0.5 미 크 론

D₁= 33Å

D₂= 4000Å, 및

D₃= 325Å 이다.

Eox=3.45Fcm-1로 개개의 캐패시턴스들을 계산하면, 최종 결합률 K는 종래 설계에 따른 EPROM의 결합률보다 약 40% 더 큰 0.884로 된다.

더욱이, 본 발명의 설계에 따라 형성된 비회발성 메모리셀(50)의 어레이는 정전 결합률을 더욱 향상시키기 위해(본 명세서에서 참조한 미합중국 특허 제4,698,900호에 기술된 바와 같은) 비트 라인 분리를 사용할수도 있다. 셀(50) 어레이의 절단 평면도 및 부분 측면 사시도인 제4도 및 제5도는 기생 캐패시턴스틀 더욱감소시키기 위한 수단으로서의 비트 라인 분리를 도시한 것이다. 열(87)내의 각 셀(50)에 관련된 각각의 소오스 및 드레인 전극은 제1도내의 열라인(24)에 대응하는 비트 라인(88)을 형성하기 위해 동일한 열(87)내의 다른 셀(50)의 소오스 및 드레인 전극과 접속된다.

비트 라인 분리는 비트 라인(88)들 사이의 열(87)을 따라서, 셀(50)의 인접행(94)들 사이에 배치되는 영역(92)내의 이온 이식 또는 트렌치 분리에 의해 달성된다. 비트 라인 분리는 이온 이식에 의해서건 비트라인밑의 트렌치에 의해서건 비트 라인-비트 라인 펀치 스루(punch through) 전압을 개선한다.

본 발명에 따라, 메모리셀(50)의 조밀한 어레이를 포함하는 디바이스를 제조하기 위한 처리 공정은 제6a도 내지 제6e도 및 제7a도 내기 제7e도에 도시되어 있다. 제4도 및 제5도에 도시된 선A-A'를 참조하면, 제6도는 트렌치내에 형성된 개개의 셀(50)에 대한 제조 순서를, 선A-A'를 따라 절취하여 도시한 단면도이다. 제7도는 셀(50)의 제조 순서를 선B-B'를 따라 절취하여 도시한 단면도이다. 지금까지, 단일셀을 제조하기 위한 방법을 설명하였지만, 본 발명의 양호한 실시예내에서, 셀의 어레이는 기판면(56)상의 다수의 병렬 트렌치들을 따라 형성된다. 제4도 및 제5도를 참조하면, 각 트렌치는 셀(50)의 다수의 행 및 열을 형성하기 위해서 열(87)을 따라 연장되는데, 각 행(94)내의 제어 게이트들은 행라인(96)을 형성하기 위해 접속된다.

양호한 실시예내에서, 개시 물질은 l00 평면을 따르는 수명면을 갖고 있는 기판(57)을 형성하기 위해 절단된 p-형 단결정성 실리콘 슬라이스이다. 처음에, N-형 도펀트가 EPROM셀들이 구성되는 영역내에 이식된다. 제6a도 및 제7a도에 도시된 바와 같이, 산화물 마스크(110)은 트렌치를 각각 정하기 위해 기판면(56)상에 포토레지스트로 패턴된다. 그다음, 트렌치들이 근접 수직벽 부분(60 및 62), 및 저부(64)를 발생시키는 수직 실리콘 에칭으로 기판(58)내에 선정된 깊이로 형성된다.

수직 에칭의 대안으로서, 다른 에칭제가 기판면에 관련하여 기울여진 벽을 갖고 있는 트렌치들을 형성하기 위해 사용되는데, 이것은 소정의 트렌치 깊이에 대해 더 큰 벽 표면적을 발생시킨다. 이것은 플로팅 게이트(76), 제어 게이트(82) 및 비트라인(88)의 표면적을 더 크게 할 수 있으므로, 향상된 정전 결합 및 더 낮은 저항을 제공하지만. 제조 공정이 더 복잡해져서, 제조가 덜 바람직하게 된다.

트렌치가 형성될 때, n⁺도펀트, 예를 들어 인이 용착되어 트렌치내에로 확산된다(제6b도 및 제7b도). 그다음, 소오스 및 드레인 전극(70 및 72)가 벽 부분(60 및 62)를 따라 분리되도록 트렌치 저부(64)로부터 확산된 n⁺도펀트를 선택적으로 제거하기 위해 이방성 에칭이 제공된다(제6c도 및 제7c도).

그다음, 제6d도 및 제7d도에 도시된 바와 같이, 비교적 두꺼운 유전층(78)이 벽부분(60 및 62) 및 기판면(56)상에 형성된다. 비교적 얇은 게이트 산화물층(80)이 트렌치 저부상에 형성된다. 이 층(78)은 노출된 전극면으로부터 열적으로 성장될 수 있지만, 게이트 산화물이 트렌치 저부상의 기판으로부터 동시에 형성된다. 노출된 전극면을 따라 도펀트가 존재하면, 산화물 성장이 가속되어, 유전층(78)이 게이트 산화물층(예를 들어, D₃=325Å)보다 더 두껍게(예를 들어, D₂=4000Å)된다. 이 층(78) 및 게이트 산화물층(80)은 트렌치 내부를 따라 배치되는 연속 유전체를 형성한다.

도프된 제1다결정성 반도체 물질층(114)가 층(78) 및 게이트 산화물층(80)상에 용착된다(예를 들어, 두께; 3000Å, 도프 물질; POCI₃), 제6e도 및 제7e도를 참조하면, 트렌치 외형을 따라 불연속 플리트형 플로팅 게이트(76)을 형성하기 위해서, 제1다결정성층(114)가 패턴 블럭되어(116), 트렌치내의 다결정성 물질을 보호하기 위해 선택적으로 에칭된다(제6f도 및 제7f도).

그 다음, 제3유전층(86)을 형성하기 위해서 인터레벨 유전층(118)이, 예를 들어 800℃에서의 저합 화학증착에 의해 산화물 두께가 250Å플러스 질화물 두께가 150Å로 전체 표면상에 증착된다(제6g도 및 제7g도). 선택적으로, 층(86)이 플로팅 게이트의 폴리실리콘면을 따라 열 산화에 의해 형성될 수 있다.

도프된 제2폴리실리콘 실리콘층(120)이 인터레벨 유전층(118)상에 형성되어, 트렌치(54)를 채워서 전체표면을 코팅시킨다. 그다음, 이 제2층(120)은 산A-A'(제6h도)를 따라 포토레지스트(124)로 마스크된 다음, 산화물에 대해 높은 선택성을 갖고 있는 이방성 폴리(poly)에칭성, 예를 들어 HCI/HBr이 인터레벨 유전층을 파손시키시 않고서, 제2다결정성층(l2)을 완전히 벗기기 위해 제공된다. 그 다음, 이방성 산화물 에칭제가 제1폴리층(114)의 표면으로부터 인터레벨 유전층(118)에 제공된다. 최종적으로, 산화물에 대한 높은 선택성을 갖고 있는 이방성 폴리 에칭제가 선B-B'를 따라 제l폴리층(114)를 제거하기 위해 다시 제공된다(제7h도).

제어 게이트(82), 즉 다결정성층(120)의 나머지 부분은 제4도 및 제5도에 도시된 바와 같이 행 라인(94)의 일부분을 형성하기 위해 기판면(56)상에 선A-A'를 따라 배치된다. 그다음, 농후한 p⁺도핑이 비마스크영역상에 이온 주입에 의해 수행된다. 트렌치 저부의 소오스 및 드레인 영역을 선B-B'를 따라 서로 분리시키기 위해서 도펀트가 영역(92)상의 게이트 산화물층(80)을 관통한다.

그다음, 마스크(124)가 벗겨져 나가게 되고, 선B-B'를 따라시 에칭 영역이 트렌치를 채우고, 기판면(56)을 덮기 위해 산화물층(128)로 코팅된다(제6i도 및 제7i도). 산화물층(128)은 이것의 두께를 줄이기 위해 다시 에칭된다.

제8도는 본 발명의 선택적인 실시예를 단면도로 도시한 것이다. 플리트형 플로팅 게이트 메모리셀(150)은 제1도 형태의 희박하게 도프된 실리콘 기판(158)의 표면을 따라 제1 및 제2인접 트렌치(152 및 154)주위에 형성된다. 격벽(159)에 의해 분리된 각 트렌치는 상호 대향하는 제1 및 제2측벽부(160 및 162) 및 수평저부(164)를 포함한다. 제2전도 형태의 한 쌍의 소오스 및 드레인 전극(170 및 172)는 각 트렌치내의 제1및 제2벽부(160 및 162)를 따라 형성된다.

또한, 제8도를 참조하면, EPROM 디바이스(173)을 형성하기 위해 제1도의 설명에 따라 열 및 행으로 형성된 셀(150)의 어레이를 부분적으로 절단하여 도시한 사시도가 도시되어 있다. 동일한 행내에 동일한 트렌치의 대향벽부(160 및 162)상에 형성된 인접 소오스 및 드레인전극(170 및 172)는 인접열(174)내의 상이한 셀들과 각각 관련된다. 동일한 트렌치를 따라 형성된 이러한 인접 전극들은 열(174)의 인접쌍들 사이에 비트 라인(176)을 형성하기 위해 전체 트렌치 저부(164)를 따라 매입 N＋ 확산에 의해 전기적으로 접속된다.

또한, 셀(150)은 기관(58)상에 형성된 제1유전층(180)을 포함한다. 유전층(170)은 소오스 전극(1)에서 드레인 전극(172)까지 기판면을 따라 연장되는 양질의 게이트 산화물층(182)를 포함한다. 다결정성 실리콘 플리트형 플로팅 게이트(184)는 제1유전층(180)상에 드레이프된다. 다결정성 실리콘으로 형성된 제어 게이트(186)은 게이트(184)상에 형성된다. 제2유전체층(187)이 2개의 게이트(184와 186)사이에 삽입된 이 복합구조는 게이트 산화물층(182)바로 밑에 전도 채널(188)을 발생시킨다.

제9도에 도시된 바와 같이, 제어 게이트(186)은 트렌치를 채우고, 제1도의 개략도내의 라인(20)에 대응하는 행 어드레스 라인(189)로서 작용하는 연속 폴리실리콘층으로 형성된다. 그러므로, 각 행내의 셀(150)들은 상호 접속된다. 인접 어드레스 라인(189)는 제어 게이트(186)을 통해서 기판(158) 밑바닥까지 취해진 수직전달부(190)의 형성에 의해 서로 분리될 수 있다. 비트 라인 분리는 인접 비트 라인(176)들 사이 및 인접 어드레스 라인(189)들 사이에 배치되는 영역(192)를 농후하게 p-도프시키기 위해 이온 주입에 의해 향상된다.

메모리셀(150)의 선택적인 실시예를 제조하기 위한 처리 공정은 제10a도 내지 제10e도 및 제1la도 내지 제11e도내에 도시되어 있다. 제12도에 도시된 선C--C' 및 선D-D'에 관련하여, 제10도에는 제1 및 제2트렌치(l52와 154)사이에 형성된 개개의 셀(150)에 대한 제조 순서를, 선C-C'를 따라 절취하여 도시한 단면도가 도시되어 있고, 제11도에는 셀(150)의 제조 순서를, 선D-D'를 따라 절취하여 도시한 단면도가 도시되어 있다. 이 처리 공정, 제l도, 제9도 및 제12도에 도시된 바와 같이 각 트렌치가 열(174)를 따라 연장되는 셀(150)의 어레이를 포함하는 디바이스(173)을 제조하는데 직접 적용된다.

제10a도 및 제11도에 도시된 바와 같이, 산화물 마스크(210)은 격벽(159)에 의해 분리되는 제1 및 제2트렌치(152 및 154)를 정하기 위해 기판상에 패턴된다. 그다음, 트렌치들이 실리콘 플라즈마 에칭에 의해 형성된다 그다음, n⁺도펀트가 용착된 다음, 트렌치벽 및 저부(160, 162 및 164)내로 확산된다(제1Ob도 및제11b도).

그 다음, 산화물 마스크(210)은 벗겨져 나가게 되고, 양질의 게이트 산화물층(182)가 격벽(159)상에 열적으로 형성된다(제10cC도 및 제11c도). 도프된 소오스 및 드레인 전극(170 및 172)의 표면이 동시에 산화되면, 다음 스텝내에서 용착되는 플로팅 게이트(184)를 전기적으로 분리시키기 위한 절연층(180)이 제공된다.

도프된 제1다결정성 반도체 물질층(214)가 전극을 거의 둘러싸는 적벽주위에 형성된다. 그다음, 격벽상의 다결정층(214)부분은 패턴 블럭되고(215), 이방성 에칭제가 선C-C'와 선D-D'를 따라 트레치 저부(164)로부터 제1층(214)를 벗기기 위해 제공된다. 에칭 공정은 기판 격벽(159) 주위에 플리트형으로 폴드된 플로팅게이트(184)를 불연속적으로 형성한다(제10d도 및 제11d도). 패턴 블럭(215)는 제거되고, 삽입 산화물/질화물 유전층(217)이 전체 노출면상에 용착된다.

그 다음, 제2다결정성층(218)이 유전층(217)상에 용착되고(제10d도 및 제1ld도), 선C-C'를 따라 패턴 블럭 된다(220)(제10e도 및 제11e도). 그다음, 이 표면은 선D-D'를 따라 제2다결정성층(218), 유전층(217), 및 제1폴리층(214)를 벗겨 제거하기 위해 플라즈마 에칭된다. 이것은 다른 행내의 셀로부터 각 셀(150)을 분리시키는 수직 절단부(190, 제9도)을 발생시킨다. 제2다결정성층(218)의 나머지 부븐, 즉 제어 게이트(18)은 트렌치를 완전히 재우고, 행 어드레스 라인(l88)의 일부를 형성하기 위해 선C-C'를 따라 기판면을 덮는다(제12도). 후속적으로, 적절한 패턴 블럭으로, p⁺도펀트는 비트 라인 분리를 달성하기 위해 선D-D'를 따라 영역(192)내에 주입된다(제11e도). 그다음, 산화물 코팅(221)이 트렌치를 포함하는 선D-D'에 따른 절단 영역을 채우고, 행라인(188)을 덮도록 제공된다.

지금까지, 본 발명에 대해서 1가지 이상의 실시예로 상세하게 기술하였지만, 본 분야에 숙련된 기술자들은 기판면을 따라 트렌치내에 및 주위에 형성된 개개의 셀을 포함하는 개선된 메모리 디바이스의 다른 배열에 대해서 용이하게 알 수 있다. 더욱이, 이 설명 EPROM 셀내에 사용된 바와 같은 트렌치된 비트 라인에 관해 기술하였지만, 본 명세서에 기술된 개념과 그밖의 다른 개념들은 동적 RAM, PROM, EEPROM등과 같은 다른 기술에 적용될 수 있다. 따라서, 본 발명은 본 명세서내에 예로서 기술한 실시예에 제한되지않고, 첨부된 특허 청구의 범위내에서 변형될 수 있다.

Claims

저부면 및 각각 이 저부면에서 제1표면까지 연장되는 제1 및 제2벽부를 각각 포함하는 다수의 트렌치가 제1표면을 따라 어레이내에 배열되어 있는 반도체 구조물, 각 트렌치내에 배치되고, 상이한 벽부를 따라 형성된 소오스 및 드레인 전극, 트렌치내에 플리트 형태로 각각 형성된 플로팅 게이트와 제어 게이트, 및 상기 제어 게이트로부터 상기 플로팅 게이트를 분리시키는 유전층을 각각 갖고 있는 다수의 트랜지스터 디바이스, 행 라인을 형성하기 위해 상이한 트렌치내의 디바이스의 제어게이트들을 전기적으로 접속시키기위한 수단, 열 라인을 형성하기 위해 소오스 전극을 접속시키고 드레인 전극을 접속시키기 위한 수단, 및 행 라인들 중 한개의 행 라인을 선택하여 이 행 라인에는 고전압을 인가하는 동시에 나머지 행 라인에는저전압 또는 기준전압을 인가하기 위한 수단, 및 한쌍의 인접 열 라인을 선택하여 상기 쌍의 열 라인을 통해서는 전류가 흐르도록 하는 동시에 다른 열라인들올 통해서는 전류가 흐르지 않도록 하기 위한 수단을 포함하는 어레이를 프로그램하기 위한 수단으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
제1표면, 및 이 제1표면밑에 형성된 제1 및 제2트렌치를 갖고 있으며, 상기 트렌치를 분리시키기 위해 제1트렌치내의 제1벽부를 정하는 제1측 및 상기 제1벽부와 대면하게 배치되고 제2트렌치내의 제1벽부를 정하는 제2측을 갖고 있는 격벽을 표면을 따라서 포함하는 반도체 구조물, 및 각 트렌치의 제1벽부를 따라서 기판 격벽상에 형성된 메모리셀을 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제2항에 있어서, 메모리셀이 기판 격벽 주위에 드레이프된 플리트 형태로 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제3항에 있어서, 상기 메모리셀이 제1트렌치의 제1벽부를 따라 형성된 소오스 전극, 및 제2트렌치의 제1벽부를 따라 형성된 드레인 전극을 더 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제4항에 있어서, 격벽 양단에 배치된 전도 채널, 상기 전극으로부터 상기 플로팅 게이트를 전기적으로 분리시키기 위한 제1절연 수단, 상기 플로팅 게이트상에 배치되고, 제1트렌치에서 제2트렌치까지 연장되는 제어 게이트, 및 상기 플로팅 게이트로부터 상기 제어 게이트를 전기적으로 분리시기기 위한 제2절연 수단을 더 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제5항에 있어서, 상기 전도 채널이 제1표면을 따라 형성되고, 상기 제1절연 수단이 전도 채널과 상기 플로팅 게이트 사이에 전기적 분리를 제공하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제6항에 있어서, 각 트렌치가 제1벽부와 대면하는 제2벽부를 포함하고, 상기 제2절연 수단이 제1트렌치의 상기 제1 및 제2벽부를 따라 플리트를 형성하며, 상기 제어 게이트가 상기 플로팅 게이트와 향상된 정전 결합을 하기 위해 상기 제2절연 수단에 의해 형성된 플리트내로 연장되는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제7항에 있어서, 상기 제어 게이트가 제1표면까지 제1트렌치를 채우는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제8항에 있어서, 제1표면이 수평면을 정하고, 벽부들이 제1표면의 수평부에 대하여 거의 수직인 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제8항에 있어서, 상기 제어 게이트의 일부가 워드라인의 일부와 병합하도록 제1트렌치 외부로 연장되도록 제1표면을 따라 형성된 워드 라인을 더 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제10항에 있어서, 제l표면을 따라 형성된 1개 이상의 제2워드 라인을 더 포함하고, 제1 및 제2워드라인이 제1표면을 따라 선정된 영역만큼 서로 공간적으로 분리되는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제11항에 있어서, 선정된 영역밑의 상기 반도체 구조물 부분이 비트 라인 분리 주입부를 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
제12항에 있어서, 상기 반도체 구조물이 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 플로팅ㅍ게이트 메모리 디바이스.
제13항에 있어서, 상기 주입부가 붕소를 포함하는 것을 특징으로 하는 비휘발성 플로팅 게이트 메모리 디바이스.
반도체 구조물상에 메모리 디바이스를 제조하기 위한 방법에 있어서, 구조물의 제1표면을 따라 연장되는 격벽에 의해 분리되는 제1 및 제2트렌치를 상기 구조물의 제1표면을 따라 형성하는 단계, 및 격벽 주위에 드레이프되고 각 트렌치내로 연장되는 플리트형 플로팅 게이트를 갖고 있는 메모리셀을 형성하는 단계틀 포함하는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제15항에 있이서, 상기 메모리 셀을 형성하는 단계가 소오스 및 드레인 전극을 생성하기 위해서 각 트렌치내에 도프영역을 형성함으로씨 달성되는 것을 특징으로 하는 메모리 디바어스 제조방법.
제16항에 있어서, 각 트렌치가 2개 이상의 벽부 및 1개의 저부면을 포함하고, 메모리셀 형성 단계가 각 트렌치의 벽부 및 저부를 따라서, 격벽상에 제1유전층을 형성하는 단계가 제1유전층상에 제1전도층을 형성하는 단계, 격벽 주위에 드레이프된 플리트 형태의 플로팅 게이트를 생성하기 위해 제1전도층의 일부를 선택적으로 제거하는 단계, 플로팅 게이트상에 제2유전층을 형성하는 단계 및 플로팅 게이트상에 제어 게이트를 생성하기 위해 제2유전층상에 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스 제조 방법.
반도체 구조물의 제l표면을 따라 행열로 배열되고, 플리트형 플로팅 게이트를 각각 갖고 있는 매모리셀의 어레이를 포함하는 메모리 디바이스를 반도체 구조물상에 제조하기 위한 방법에 있어서, 1개 이상의 제1열을 따라 제1표면 밑에, 제1 및 제2벽부 및 저부를 각각 갖고 있고, 제1표면을 따라 연장되고, 제2트렌치내의 제1벽 및 제2트렌치내의 제2벽을 정하는 격벽에 의해 분리된 제1 및 제2트렌치를 형성하는 단계, 제1열을 따라서, 제1열내의 각 메모리셀용 소오스 및 드레인 전극을 포함하는 한쌍의 비트 라인을 생성하기 위해 트렌치내에 도펀트를 용착시켜, 확산시키는 단계, 각 트렌치의 벽부 및 저부상에 제1유전층을 형성하는 단계, 제1유전층상 및 격벽 주위에 제l전도층을 형성하는 단계, 기판 격벽 주위에 드레이프된 플리트룰 갖고 있는 제1열내의 각 셀용 플로팅 게이트를 생성하기 위해 제1전도층의 일부를 선택적으로 제거하는 단계, 제l열내의 플로팅 비이트상에 제2유전층을 형성하는 단계, 및 제1열내의 각 플로팅 게이트상에 제어 게이트를 생성하기 위헤 제2유전층상에 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제18항에 있어서, 상기 제어 게이트를 형성하는 단계가 각 플로링 게이트상에 제거 게이트를 패턴화하기 위해 제2전도층의 일부를 선택적으로 제거하는 단계를 포함하고, 제1열내의 상이한 제어 게이트에 각각 전기적으로 접속된 다수의 행 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제19항에 있어서, 구조물이 제1전도 형태이고, 상기 트렌치를 형성하는 단계가 제1표면상에 산화물 마스크를 패턴화한 다음, 이방성 에칭제를 제공함으로써 달성되며, 버트 라인이 트렌치의 벽부와 저부를 따라 제2전도 형태의 도펀트로 형성되는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제20항에 있어서, 메모리셀의 상이한 행들사이에 배치되는 구조물 영역내에서 비트 라인들을 서로 분리시키기 위해서 워드 라인을 형성한 후에 제1전도 형태의 주입을 수행하는 단계를 포함하는 것으로 하는 메모리 디바이스 제조 방법.
제21항에 있어서, 상기 제어 게이트가 정전 결합을 향상시키기 위해 플로팅 게이트의 플리트형 외부 주변에 형성되는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제22항에 있어서, 구조물이 P-형 전도성이고, 메모리셀의 상이한 행들사이에 배치되는 구조물 영역내에서 비트 라인들을 서로 분리시키기 위해서 워드 라인을 형성한 후에 P-형 수입을 수행하는 약하는 것을 특징으로 하는 메모리 디바이스 제조 방법.
제1표면, 및 이 제1표면밑에 형성된 제1 및 제2트렌치를 갖고 있으며, 상기 트렌치를 분리시키기 위해 제1트렌치내의 제1벽부를 정하는 제1측, 및 제2트렌치내의 제2벽부를 정하는 제2측을 갖고 있는 격벽을 표면을 따라서 포함하는 반도체 구조물, 상이한 제1벽부를 따라 각각 배지된 제1 및 제2 비트 라인, 및 상이한 비트 라인에 각각 결합된 소오스 및 드레인 전극을 갖고 있는 메모리셀을 포함하는 것을 특징으로 하는 메모리 디바이스.
제24항에 있어서, 상기 메모리셀이 제1 및 제2비트 라인 사이에 형성된 전노 채널을 포함하는 것을 특징으로 하는 메모리 디바이스.
제25항에 있어서, 상기 전도 채널이 격벽의 상부 표면을 따라 형성되는 것을 특징으로 하는 메모리 디바이스.
제25항에 있어서, 상기 메모리셀이 격벽상에 형성된 제어 게이트를 포함하는 것을 특징으로 하는 메모리 디바이스.
제27항에 있어서, 상기 메모리셀이 전도 채널과 제어 게이트 사이에 배치된 플로팅 게이트를 포함하는 것을 특징으로 하는 메모리 디바이스.
제28항에 있어서, 상기 플로팅 게이트가 격벽 주변에 플리트 형태로 형성되는 것을 특징으로 하는 메모리 디바이스.
제29항에 있어서, 상기 제어 게이트가 정전 결합용 플로팅 게이트 주변에 형성된 풀리트형 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
제24항에 있어서, 각 트렌치가 저부면을 포함하고, 상기 제1벽부가 트렌치의 제1표면에서 저부면까지 각각 연장되며, 각 비트 라인이 제1벽부와 저부면상에 형성되는 것을 특징으로 하는 메모리 디바이스 .
제24항에 있어서, 각 트렌치가 저부면을 포함하고, 각 제1벽부가 제1표면에서 저부면까지 각각 연장되며, 각 비트 라인이 저부면을 향해 제1벽부를 따라 연장되는 것을 특징으로 하는 메모리 디바이스.
제1표면을 따라 형성되고, 저부면, 및 각각 이 저부면에서 제1표면까지 연장되는 제1 및 제2벽부를 포함하는 트렌치를 갖고 있는 반도체 구조물상에 형성된 메모리셀에 있어서, 상이한 벽부를 따라 배치된 한쌍의 소오스 및 드레인 전극, 소오스와 드레인 전극 사이에 형성된 전도 채널 영역, 트렌치내에 형성되고, 소오스 및 드레인 전극으로부터 전기적으로 분리된 플리트형 플로팅 게이트, 및 트렌치내 및 상기 플로팅 게이트상에 형성된 플리트형 제어 게이트를 포함하는 것을 특징으로 하는 메모리 셀.
제33항에 있어서, 상기 제1표면이 수평면을 정하고, 트렌치 벽부가 제1표면의 수평부에 대하여 거의 수직인 것을 특징으로 하는 메모리셀.
제33항에 있어서, 제1표면을 따라 형성된 행 라인을 포함하고, 상기 제어 게이트의 일부가 행 라인 일부분과 병합하도록 트렌치외부로 연장되는 것을 특징으로 하는 메모리 셀.
제33항에 있어서, 상기 플로팅 게이트의 플리트가 트렌치 저부를 따라 연장되는 저부를 포함하는 것을 특징으로 하는 메모리셀.
제33항에 있어서, 상기 제어 게이트가 트렌치 외부로 제1표면율 따라 연장되는 것을 특징으로 하는 메모리셀.
제33항에 있어서. 상기 플로팅 케이트가 이산화 실리콘층에 의해 소오스 및 드레인 전극으로부터 전기적으로 분리되는 것을 특징으로 하는 메모리셀.
제33항에 있어서, 전기적 분리를 위해 상기 플로팅 게이트와 상기 제어 게이트 사이에 배치된 이산화 실리콘층을 더 포함하는 것을 특징으로 하는 메모리셀.
제33항에 있어서, 소오스 및 드레인 전극이 저부면을 향해 트렌치 벽부를 따라 연장되는 것을 특징으로 하는 메모리셀.
제33항에 있어서, 소오스 및 드레인 전극이 트렌치 벽부를 다라서 저부면으로 연장되는 것을 특징으로 하는 메모리셀.