KR0122456B1

KR0122456B1 - Mode detection method for hot back-up apparatus

Info

Publication number: KR0122456B1
Application number: KR1019950018922A
Authority: KR
Inventors: 이기범; 노영훈
Original assignee: 차동해; 주식회사포스콘
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-12-05
Also published as: KR970002522A

Abstract

A mode detection method of a hot back up device changes a mode state transition structure to three modes. By an interrupt of a mode detection controller inside of the hot back up device, a CPU discriminates a status data. The mode detection method informs a main CPU of a self-operation toward a corresponding mode, and gives a mode detection controller a command in order to make a mode detection pulse output of a frequency pulse corresponding to an active mode. Accordingly, the mode detection method stably and quickly detects a main CPU error or another malfunction in a double system of a programmable logic controller(PLC).

Description

핫 백업(HBU : Hot Back Up)장치의 모-드 검출방법Mode detection method of hot backup device (HBU)

제1도는 본 발명에 따른 프로그래머블 로직 콘트롤러(PLC Programmable Loglc Controller) 이중화 시스템의 구성도,1 is a block diagram of a programmable logic controller (PLC) redundancy system according to the present invention,

제2도는 제1도에 도시된 핫 백업장치의 구성도,2 is a configuration diagram of the hot backup device shown in FIG.

제3도는 본 발명에 따른 모-드 검출제어부 및 주변회로도,3 is a mode detection control unit and peripheral circuit diagram according to the present invention,

제4도는 본 발명에 따른 모-드 변이 상태도,4 is a mode transition state diagram according to the present invention,

제5도는 종래의 프로그래머블 제어기, 즉 PC(Programmable Controller)에서 액티브 모-드를 결정하는 제어케이블과 시리얼(Serial) 통신 링크(Link)도이다.5 is a control cable and serial communication link diagram for determining an active mode in a conventional programmable controller, ie, a programmable controller (PC).

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101∼104 : 제어케이블, 105,105' : 타이브레이커(Tie Breaker),101-104: control cable, 105,105 ': tie breaker,

106,106' : 로직 하이(Logic High), l07 : 점퍼(Jumper),106,106 ': Logic High, l07: Jumper,

108 : 시리얼(Serial) 통신링크(Link),108: Serial communication link,

109,109' : 1차측/2차측 중재기(primary/secondary Arbitor),109,109 ': primary / secondary arbitor,

1,1' : 리모트(remote) 입/출력 절환장치, 2,2' : 주 시피유장치(Main CPU),1,1 ': remote I / O switch, 2,2': main CPU,

3,3' : 핫 백업장치(Hot Back Up), 4,4' : 마더 보-드(Mother Board),3,3 ': Hot Back Up, 4,4': Mother Board,

7 : 리모트 입/출력 제어장치, 31 : 공유 메모리,7: remote input / output controller, 31: shared memory,

32 : 마더 보드 인터페이스(Mother Board Interface),32: Mother Board Interface,

33 : 데이터 메모리, 34 : 시피유(CPU), 즉 중앙연산처리장치,33: data memory, 34: CPU, or central processing unit,

35 : 모-드 검출제어부, 36 : 통신제어장치,35: mode detection control unit, 36: communication control device,

37 : 3상 버퍼(Tri-State Buffer), 38 : 모-드 셋팅스위치,37: Tri-State Buffer, 38: Mode Setting Switch,

39 : 출력드라이버(Driver), 40 : 송/수신 드라이버,39: output driver, 40: transmit / receive driver,

41, 42 : 터미널 블럭(Terminal block), 50 : 콘트롤 버스(Control Bus),41, 42: Terminal block, 50: Control Bus,

52,55 : 핫 백업 어드레스 버스(Address Bus),52,55: hot backup address bus,

53 : 핫 백업(Hot Back Up)콘크롤 버스, 51,54 : 핫 백업 데이터 버스,53: Hot Back Up Control Bus, 51,54: Hot Backup Data Bus,

67 : 인터랍트(Interrupt), 즉 가로채기,67: Interrupt, i.e. interception,

80,81 : 모-드 검출펄스(pulse) 입출럭.80,81: Mode detection pulse (pulse) entry and exit.

본 발명은 시스 프로세스 제어장치로서의 프로그래머블 로직 콘트롤러, 즉 PLC(Programmable Logic Controller)의 이중화 시스템에서 구 시피유(Main CPU: Central Processing Unit)장치의 장애발생 및 기타 고장발생시 계속적으로 공정제어처리를 행할 수 있도록, 안정되며 신속하게 그 장애 및 고장을 검출하여 해당 주 시피유(CPU)가 계속적으로 공정제어처리를 행할 수 있는 모-드 검출(Mode Detection) 및 모-드 전이(Mode Change) 방법에 관한 것이다.The present invention In the redundancy system of programmable logic controller (PLC) as a process control device, it is stable so that process control processing can be continuously performed in case of failure and other failures of the main CPU (Central Processing Unit) device. The present invention relates to a mode detection and a mode change method in which the failure and failure can be detected quickly and the main CPU can continuously perform a process control process.

종래 기술 상의 모-드 검출동작은 액티브 모-드와 백업 모-드를 검출하는 것으로 1차측/2차측 중재장치(Primary/secondary Arbitor) 기술상 2개의 1차측/2차측 프로그래머블 콘트롤러(Programmable Controller)가 시작시 동시에 액티브 모-드(Active Mode)로 동작할 수가 있으며, 이를 방지하기 위하여 타이 브레이커(Tie Breaker)의 입력을 설치하여 2개의 상기 1차측/2차측 프로그래머블 콘트롤러가 초기에 액티브 모-드로 동시동작하는 것을 방지하고 있다.In the prior art, the mode detection operation detects an active mode and a backup mode. In the primary / secondary arbitor technology, two primary / secondary programmable controllers are used. It can be operated in active mode at the same time at startup, and in order to prevent this, two primary / secondary programmable controllers are initially installed simultaneously in active mode by installing a tie breaker input. It prevents it from working.

그리고, 제어케이블(Control Cable)의 단서 및 점퍼(Jumper)(107) 탈착 등 외부 물리적인 변형이 있으면 2개의 1차측/2차측 프로그래머블 콘트롤러가 액티브 모-드로 동작가능하다는 문제점이 있다.In addition, when there are external physical deformations such as a control cable and a detachment of a jumper 107, two primary and secondary programmable controllers may be operated in an active mode.

또한, 2개의 상기 1차측/2차즉 프로그래머블 콘트롤러(PC)가 액티브 모-드와 백업 모-드의 이원화 모-드 구조로 모-드 검출동작을 행하므로써 위와 같은 2개의 액티브 모-드가 발생할 수 있는 문제점이있다.In addition, the two active modes as described above can be generated by performing the mode detection operation using the dual-mode structure of the active mode and the backup mode. There is a problem.

그리고 제어케이블(101∼104)을 통하여 모-드 검출을 위한 2가지 기능을 처리하는 4개 신호를 발생하게되므로 그 만큼 복잡하고 케이블에 의한 장애 발생소지가 높다 이를 첨부된 제5도로 설명한다.In addition, since four signals for processing two functions for mode detection are generated through the control cables 101 to 104, the complexity and the likelihood of failure due to the cable are high.

제5도는 종래의 프로그래머블 콘트롤러(PC)에서 액티브 모-드를 결정하는 제어케이블의 구성도이다. 여기에서 제1차측 프로그래머블 콘트롤 케이블(100), 제2차측 프로그래머블 콘트롤러(100'), 마이 프라이머리 리퀘스트(My Primary Request) 신호(101), 아더 프라이머리 리퀘스트(Other primary Request) 신호(102), 타인에 대한 경고(Warn Other)신호(103), 나에 대한 타인의 경고(Other Warns Me)신호(104), 타이 브레이커(tie Breaker : 105,105'), 로직하이(Logic High : 106,106'), 시리얼통신링크(Link : 108), 핫 백업장치(Hot Back Up : 109,109'), 제1차측/제2차측 중재장치(Arbiter 110,110'), 접퍼(Jumper 107) 등으로 구성된다.5 is a block diagram of a control cable for determining an active mode in a conventional programmable controller (PC). Here, the primary side programmable control cable 100, the secondary side programmable controller 100 ', the My Primary Request signal 101, the Arthur Primary Request signal Other primary request signal 102, Warn Other signal 103, Other Warns Me signal 104, tie breaker 105, 105 ', Logic High 106, 106', serial It consists of a communication link (Link 108), a hot backup device (Hot Back Up: 109, 109 '), a primary and secondary secondary arbitrator (Arbiter 110, 110'), a jumper (Jumper 107), and the like.

이렇게 구성된 종래의 장치는 제5도에서 보는 바와 같이 제1차측 프로그래머블 콘트롤러(100), 제2차측 프로그래머블 콘트롤러(100')는 동일한 백업모듈(Back Up Module)(109,109')을 각각 가지고 있는데, 이 백업모듈은 시리얼(Serial) 통신링크(108)와 제어케이블(101∼104)로 연결된다. 또한 제어케이블 신호는 핫 백업장치(109,109') 내부의 제1차측/2차측 중재장치(Arbiter)(110,110')로 연결되어 있고, 이 신호는 2개의 백업모듈(109,109')이 제어케이블에 의하여 2개의 프로그래머블 콘트롤러(100,100') 중 어느 것이 액티브모-드의 역할을 하거나 백업 모-드의 역할을 할 것인지를 결정하기 위한 시스템초기화 또는 리셋트(Reset)에 사용한다.In the conventional apparatus configured as described above, as illustrated in FIG. 5, the primary side programmable controller 100 and the secondary side programmable controller 100 'have the same back up modules 109 and 109', respectively. The backup module is connected to the serial communication link 108 and control cables 101 to 104. In addition, the control cable signal is connected to the primary and secondary arbitrators 110 and 110 'in the hot backup device 109 and 109', and the two backup modules 109 and 109 'are connected by the control cable. Used for system initialization or reset to determine which of the two programmable controllers 100, 100 'will act as active mode or backup mode.

제1차즉 프로그래머블 콘트롤러(100)의 벅업모듈(109)은 마이 프라이머리 리퀘스트(My Primary Request)신호(101)를 발생하며, 제1차측 프로그래머블 콘트롤러(100)가 액티브 모-드로 동작할 것을 요구한다. 또한 제2차측 프로그래머블 콘트롤러(100')의 백업모듈(109')도 아더 프라이머리 리퀘스트(Other Primary Request)신호(102)를 발생하며 제2차측 프로그래머블 콘트롤러(100')가 액티브 모-드로 동작할 것을 요구한다. 초기화 이후 액티브 모-드로 동작하기 위하여 상기 신호를 계속 발생하며, 이 신호는 제1차측/2차측 중재장치(110,110')로 연결되어 그 내부의 스테이트 머신(State Machine)에 의해 모-드를 결정한다.The buckup module 109 of the first order programmable controller 100 generates a My Primary Request signal 101 and requests the primary programmable controller 100 to operate in active mode. . In addition, the backup module 109 'of the secondary side programmable controller 100' also generates another primary request signal 102, and the secondary side programmable controller 100 'operates in an active mode. Requires. The signal is continuously generated to operate as an active mode after initialization, and the signal is connected to the primary / secondary arbitrators 110 and 110 'to determine the mode by a state machine therein. do.

이 결정으로 액티브 모-드로 동작하면 상기 신호를 계속 발생하며, 만일 장애가 발생하면 신호발생을 중지시켜 백업 모-드로 동작하는 프로그래머블 콘트롤러에 알려 액티브 모-드로 전환동작을 하게 한다.With this determination, the signal continues to be generated when operating in active mode, and if a failure occurs, the signal is stopped and notified to the programmable controller operating in the backup mode to switch to the active mode.

그리고 타인에의 경고(warn other)신호(103)와 타인으로 부터의 경고(other warns me)신호(104)를 서로 입출력하여 제1차측/2차측 프로그래머블 콘트롤러의 장애발생을 서로 감시하고 있음을 상대 프로그래머블 콘트롤러에게 알린다.Then, a warning other signal 103 to another person and another warns me signal 104 to others are inputted and outputted to each other to monitor the failure of the primary / secondary programmable controller. Notify the programmable controller.

또한, 제1차측/2차측 중재(110,110') 기술상 2개의 상기 프로그래머블 콘트롤러가 액티브 모-드로 동작할 수가 있으므로, 이를 방지하기 위하여 타이 브래이커(Tie Breaker : 105,105')의 입력을 설치하여 로직하이(Logic High 106,106'), 레벨로 풀업(Bull Up)된 단자에 점퍼(Jumper 107)를 연결하므로써 초기에 액티브 모-드로 동작할 겻을 설정한다. 그리고 상대편 프로그래머블 콘트롤러의 타이 브리이커는 이를 열어 백업 모-드로 동작하도록 설정한다.In addition, since the two programmable controllers can operate in an active mode according to the primary / secondary arbitration (110,110 ') technology, in order to prevent this, an input of a tie breaker (105,105') is provided to provide logic. The jumper (Jumper 107) is connected to a high (Logic High 106, 106 '), pulled-up terminal to set the initial behavior of the active mode. The tie breaker of the opposing programmable controller opens it and sets it up to run in backup mode.

그러나, 전술한 바와 같이 종래기술의 경우에는 동시에 2개의 액티브 모-드(Active Mode)가 발생할 수있는 문제가 있고, 여러 신호가 과다히 발생되어 복잡한 내부구조에 따른 장애 발생의 가능성이 매우 높다.However, as described above, in the prior art, there is a problem that two active modes may be generated at the same time, and a plurality of signals are excessively generated, and thus the possibility of failure due to a complicated internal structure is very high.

따라서, 본 발명은 이러한 문제점을 해결하기 위하여 2개의 마더 보드(Mother Board)(4,4')에 각각 리모트 입출력(Remote I/O) 절환장치(1,1'), 주 시피유장치(Main CPU : 1차측/2차측), 핫·백업(Hot Back Up)장치(3,3')로 구성되고, 이 2개의 PLC는 핫 백업 케이블(5)로 연결되고, 리모트 스테이션 마더보드(Remote Station Mother Board)(9)에 구성한 리모트 입출력(I/O) 제어장치(7)와 입출력 I/O는 2중 루-프(Loop) 동축케이블(6)로 상기 마더보드(4,4')로 접속연결 구성도며, 또한 도면 제2도의 핫 백업장치(3,3')는 마더보드(4,4') 버스(콘트롤 버스50, 데이터 버스51, 에드레스버스52)에 연결된 마더보드 인터페이스(32)는 공유메모리(31)와 연결되어 있으며 핫 백업버스(콘크롤버스53, 데이터 버스54, 에드레스버스55)에 접속된다. 그리고 이 핫 백업버스에 프로그램메모리(30), 데이터메모리(34), 모-드 검출제어부(35), 통신제어장치(36)가 연결되고 모-드 검출제어부(35)와 시피유(34)간 인터랍트(Interrupt : 가로채기의 뜻을 가진 것으로 제3도의 부호(67))로 접속된다. 또한 통신제어장치(36)는 시리얼 통신라인(56)과 연결되고 모-드 검출제어부(35)는 모-드 검출펄스라인(Mode Detection Pulse Line)(57)에 연결되도록 한 핫 백업장치의 모-드 검출방법에 관한 것이다.Therefore, in order to solve this problem, the present invention provides a remote I / O switching device (1,1 ') and a main CPU device on each of two mother boards (4,4'). : Primary Side / Secondary Side), Hot Back Up Device (3,3 '), these two PLCs are connected by Hot Backup Cable (5), Remote Station Mother (Remote Station Mother) The remote input / output (I / O) control unit 7 and the input / output I / O configured in the board (9) are connected to the motherboard (4, 4 ') by a double loop coaxial cable (6). The hot backup device 3, 3 'of FIG. 2 is connected to the motherboard 4, 4' bus (control bus 50, data bus 51, address bus 52). Is connected to the shared memory 31 and is connected to the hot backup buses (control bus 53, data bus 54, address bus 55). The program memory 30, the data memory 34, the mode detection control unit 35, and the communication control unit 36 are connected to the hot backup bus, and the mode detection control unit 35 and the sipe oil 34 are connected to the hot backup bus. Interrupt means intercept and is connected by symbol 67 of FIG. In addition, the communication control device 36 is connected to the serial communication line 56 and the mode detection control unit 35 is connected to the mode detection pulse line (Mode Detection Pulse Line) 57 of the hot backup device The present invention relates to a detection method.

또한, 본 발명에서 모-드 검출 및 주변회로(제3도)는 모-드 검출제어부(35)의 인터랍트라인(67), 클럭(Clock : 66), 데이터 버스(54), 콘트롤버스(53), 리셋트(67), 모-드 셋트 데이터 버스(Mode Set Data Bus : 79), 3상 버퍼(Tri-State Buffer)(37)의 인에이블(Enable)(82), 하드웨어 필트신호(H/W Fault Siganal : 76)로 입출력되고 그의 모-드 셋트 스위치(38), 출력 드라이버(Driver : 39), 터미널 블럭(Termi-nal Block : 41,42) 통신제어장치(36). 송/수신 드라이버(40), 송/수신 드라이버파워(Driver Power)(43)로 구성되는 핫 백업장치의 모-드 검출방법에 관한 것이다.In addition, in the present invention, the mode detection and the peripheral circuit (FIG. 3) may include the interline 67, the clock 66, the data bus 54, and the control bus of the mode detection control unit 35. (53), reset (67), mode set data bus (Mode Set Data Bus: 79), enable (82) of tri-state buffer (37), hardware filter signal Input / output to (H / W Fault Siganal: 76) and its mode set switch (38), output driver (39), terminal block (Termi-nal Block: 41, 42) and communication control device (36). The present invention relates to a mode detection method of a hot backup device including a transmission / reception driver 40 and a transmission / reception driver power 43.

따라서, 본 발명 상의 핫 백업장치(HBU)의 모-드 검출방법은 모-드 상태변이 구조를 3개의 모-드에 의하여 전환케 하고, 핫 백업장치(3,3')의 내부 모-드 검출제어부(35)의 인터랍트(67)에 의하여 스테이터스 데이터(Status Data)를 제2도의 시피유(34)가 판독하고, 이 시피유(CPU)(34)는 해당 모-드로의 동작을 시작하며, 자기의 액티브 모-드를 주 시피유장치(2,2')에 알리고 액티브 모-드에 해당하는 주파수 펄스의모-드 검출펄스출력을 하도록 모-드 검출제어부에 명령한다. 그리고 이 스테이터스 데이터에 따라 모-드검출중재에 제1도의 I/O 절환장치(1,1')와 제1차/2차 주 시피유(CPU)장치(2,2')가 핫 백업장치의 모-드 검출에 참여하여 액티브 모-드를 결정하게 하였다.Therefore, the mode detection method of the hot backup device (HBU) according to the present invention allows the mode change state structure to be switched by three modes, and the internal mode of the hot backup device (3, 3 '). The status data (Status Data) is read by the sieve oil 34 of FIG. 2 by the interrupt 67 of the detection control unit 35, and the sieve oil (CPU) 34 starts the operation of the mode. It informs the main receiver device 2, 2 'of its active mode and instructs the mode detection control unit to output the mode detection pulse of the frequency pulse corresponding to the active mode. According to the status data, the I / O switching device (1,1 ') and the primary / secondary primary CPU (2,2') of FIG. 1 are connected to the hot backup device. Participation in mode detection led to the determination of the active mode.

또한, 제3도의 모-드 셋팅스윗치(38)에 의하여 강제적으로 2개의 프로그래머블 로직 콘트롤리 모-드를 마스터(Master), 슬래이브(Slave), 싱글(Single)의 3개 모-드 상태를 초기의 액티브 모-드로 설경케 하였다.In addition, by using the mode setting switch 38 of FIG. 3, two programmable logic control modes can be forced into three mode states of master, slave, and single. Early active mode was snowed.

또한 제3도의 모-드 검출펄스 입출력(80,81)의 신호로 2가지 서로 다른 주파수 펄스를 사용하였으며 하드웨어 펄트(H/W Fault)과 소프트웨어 펄트(S/W Fault) 발생시 펄트(Fault) 출럭을 발생케 하였다.In addition, two different frequency pulses are used as the signals of the mode detection pulse input / output (80,81) of FIG. 3, and the output of a pulse when a hardware pulse (H / W Fault) and a software pulse (S / W Fault) occur. Generated.

본 발명에 따른 핫 백업의 모-드 검출방법은 모-드 상태변이 구조를 3개의 모-드로 전환케 하고, 핫 백업(3,3')장치 내부의 모-드 검출제어부(35)의 인터랍트(67)에 의해 스테이터스 데이터를 제2도의 시피유(CPU)(34)가 판독하고 그 시피유(34)는 해당 모-드로의 동작을 시작하여 자기의 액티브 모-드를 주 CPU(2,2')에 알리며 액티브 모-드에 해당하는 주파수 펄스의 모-드 검출펄스출력을 하도록 모-드 검출제어부에 명령한다.In the hot backup mode detection method according to the present invention, the mode state transition structure is switched to three modes, and the mode detection control unit 35 in the hot backup (3, 3 ') device is interleaved. The status data is read by the reciprocating oil (CPU) 34 of FIG. 2 by the rot 67, and the sieving oil 34 starts operation of the corresponding mode, and its active mode is transferred to the main CPU (2, 2). ') And instructs the mode detection control unit to output the mode detection pulse of the frequency pulse corresponding to the active mode.

그리고 이 스테이터스 데이터에 따라 모-드 검출중재에 제1도의 I/O 절환장치(1,1')와 제1차/제2차측주 CPU(2,2')가 핫 백업장치의 모-드 검출에 참여하여 액티브 모-드를 결정케 한다.According to the status data, the I / O switching device (1, 1 ') and the primary / secondary main CPU (2, 2') of FIG. Participate in the detection to determine the active mode.

또한, 제3도의 모-드 셋팅스윗치(38)에 의하여 강제적으로는 2개의 프로그래머블 로직 콘트롤러 모-드를 마스터, 슬래이브, 싱글의 3개 모-드의 상태를 초기 액티브 모-드로 설정한다. 또한 제3도의 모-드 검출펄스입출력(80.81)의 신호로 2가지 서로 다른 주파수 펄스를 사용하였으며 하드웨어 펄트(Fault)과 소프트웨어 고장발생시 펄트(Fault) 출력을 발생한다.In addition, the mode setting switch 38 of FIG. 3 forces two programmable logic controller modes to set the state of the three modes of master, slave and single to the initial active mode. In addition, two different frequency pulses are used as the signal of the mode detection pulse input / output (80.81) of FIG. 3, and a hardware fault and a software fault are generated.

실시예Example

이하, 본 발명 상의 일 실시예를 정부 도면에 의하여 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to the government drawings.

제1도에서 PLC(프로그래머블 로직 콘트롤러) 이중화 시스템은 제1도에서와 같이 2개의 마더 보드(4,4')에 각각 제4도의 모-드 변이 상태도와 같은 전이 발생시 액티브 모-드에 해당하는 입출력 I/O 제어를 위하여, I/O 제어절환을 하는 리모트 I/O 질환장치(1,1'), 시스 프로그램(Sequence Program)의 연산을 담당하는 제1차/2차측 주 시피유(CPU)장치(2,2')와 이 주 시피유(CPU)장치의 디바이스 데이터(Device Data), 주 CPU장치의 스테이터스(Status)를 다른 주 시피유(CPU)에게 전달하고 모-드를 검출(Detection)하는 핫 백업(HBU)장치(3,3')로 구성되며 이 두 개의 PLC는 핫 백업 케이블(HBU Cable)(5)로 연결되어 있다. 또한 리모트 스테이션 마더 보드(Remote Station Mother Board)(9)에 리모트(Remote)I/O제어를 리모트 I/O 제어장치(7)와 I/O는 이중 루-프(Loop) 동축 케이블(6)로 상기 마더 보드(Mather Board)(4,4')로 접속 연결 구성된다.In FIG. 1, a programmable logic controller (PLC) redundancy system corresponds to an active mode in the event of a transition such as the mode transition state diagram of FIG. 4 on each of the two motherboards 4 and 4 'as shown in FIG. Remote I / O disease device (1,1 ') that performs I / O control switching for input / output I / O control Primary / secondary-side main CPU units (2,2 '), device data of the main CPU unit, and status of the main CPU unit, which are responsible for the calculation of the sequence program. It consists of a hot backup (HBU) device (3, 3 ') which transmits (Status) to another main CPU and detects the mode.The two PLCs are connected to a hot backup cable (HBU Cable) ( 5) is connected. In addition, remote I / O control on the Remote Station Mother Board (9) and the remote I / O controller (7) and I / O are double loop coaxial cables (6). The motherboard (Mather Board) (4, 4 ') is connected to the connection.

또한, 도면 제2도의 핫 백업(Hot Back Up)장치(3,3')는 마더 보드(Mather Board)(4,4')버스 (콘트롤버스50, 데이터 버스51, 에드레드 버스52)에 연결되어 핫 백업(Hot Back Up)장치(3,3')와의 인터페이스(Interface)을 담당하는 마더 보드 인터페이스(Mother Board Interface)(32)는 주 시피유(CPU)장치(2,2')의 디바이스 데이터(Device Data), 주 시피유(CPU) 스테이터스(Status), 핫 백업(HBU) 스데이터스(Status), 커맨드(Command), 모-드의 데이터(Data)를 공유하고 동시에 어세스(Acess) 가능한 공유 메모리(31)와 연결되어 있으며 핫 백업 버스(HBU Bus)(콘트롤버스53, 데이터 버스54, 에드레스버스55)에 접속된다.In addition, the hot back up device 3, 3 'of FIG. 2 is connected to a mother board 4, 4' bus (control bus 50, data bus 51, eded bus 52). Motherboard Interface 32, which is responsible for the interface with the Hot Back Up device 3, 3 ', is the device data of the main CPU device 2, 2'. (Device Data), main CPU status, hot backup (HBU) data (Status), command (Command), mode data can be shared and accessed at the same time It is connected to the shared memory 31 and is connected to a hot backup bus (HBU Bus) (control bus 53, data bus 54, address bus 55).

그리고 핫 백업 버스에 시피유(CPU)(34)의 동작을 관할하는 프로그램 메모리(Program Memory)(30), 상대 핫 백업(HBU)장치에 송/수신용 데이터(Data), 각증 워킹(Working) 변수를 가지고 있는 데이터 메모리(33), 송/수신 데이터(Data)를 제어하는 통신제어장치(36), 모-드 검출제어를 하는 모-드 검출제어부(35)가 연결되고 모-드 검출제어부(35)와 시피유(CPU)간은 모-드 검출인터랍트(Interrupt)(67)로 연결되어 모-드 검출 및 전이에 따른 인터랍트를 시피유(CPU)(34)로 발생시킨다.Then, the program memory 30 that controls the operation of the CPU 34 on the hot backup bus, the data for transmission / reception to the relative hot backup (HBU) device, and a working variable A data memory 33 having a control unit, a communication control unit 36 for controlling transmission / reception data Data, a mode detection control unit 35 for mode detection control is connected, and a mode detection control unit ( 35) and the CPU (CPU) is connected to the mode detection interrupt (Interrupt) 67 to generate an interrupt according to the mode detection and transition to the CPU (34).

통신제어장치(36)는 시리얼 통신라인(56)과 연결되고, 모-드 검출제어부(35)는 모-드 검출 펄스라인(P1use Line)(57)에 연결된다.The communication control device 36 is connected to the serial communication line 56, and the mode detection control unit 35 is connected to the mode detection pulse line (P1use Line) 57.

모-드 검출 및 주변회로(제3도)는 모-드 검출제어부(35)의 인터랍트라인(Interrupt Line)(67), 클락(Clock)(66), 데이터 버스(Data Bus) (54), 콘트롤 버스(53), 리셋트(Reset) (67), 모-드 셋트(Set) 데이터버스(79), 3상 버퍼(37)의 인에이블 신호(82), 하드웨어 펄트(Fault) 신호(76)로 입출력되어 있고 그외 모-드셋트스위치(38)출력 드라이버(39), 터미널 블럭(41,42), 통신제어장치(36), 송/수신드라이버(40), 송/수신 드라이버 파워(43)로 구성된다.The mode detection and the peripheral circuit (FIG. 3) include an interrupt line 67, a clock 66, and a data bus 54 of the mode detection control unit 35. ), Control bus 53, reset (67), mode set data bus 79, enable signal 82 of three-phase buffer 37, hardware fault signal Input / output to (76) and other mode switch 38, output driver 39, terminal blocks 41 and 42, communication control device 36, transmit / receive driver 40, transmit / receive driver power It consists of 43.

두 개의 핫 백업(HBU)장치(3,3')는 핫 백업 케이블(5)에 의해 연결되는데 이 케이블은 모-드 검출펄스라인(57)과 시리얼 통신라인(56)으로 구성되어 있으며 모-드 검출펄스라인을 통하여 리셋트(reset)(70)이 되거나 장애발생에 의한 펄트(Fault) 신호(63) 발생시 두 개의 PLC(Programmable Logic Controller)가 제4도의 모-드 전이 상태도에 따라서 마스터 모-드, 슬래이브 모-드, 싱글 모-드가 될 것인지를 판단하는 신호(이종의 주파수 Pluse)를 발생시키며 또 상대방의 신호를 받아들이고 출력 신호는 유지한다.Two hot backup (HBU) units (3, 3 ') are connected by a hot backup cable (5), which consists of a mode detection pulse line (57) and a serial communication line (56). When a reset 70 is generated through the pulse detection pulse line or a Fault signal 63 is generated due to a fault, two programmable logic controllers (PLCs) are connected to the master mode according to the mode transition state diagram of FIG. It generates a signal (heterogeneous frequency pluse) to determine whether the signal is de-lave, slave-mode, or single-mode, and accepts the signal of the other party and maintains the output signal.

모-드 검출제어부의 리셋트(Reset)(70)는 파워 리셋트(68)와 버스 리셋트(69)의 로직 오어(Logic OR)즉, 논리합의 신호를 입력으로 받아 초기화되며, 펄트(Fault) 입력라인(63)은 핫 백업(HBU)장치의 하드웨어 WDT 에러(62)와 주 시피유(CPU)장치(2,2')의 하드웨어 에러(64)의 로직 오어(Logic OR)의 신호를 입력으로 핫 백업(HBU)장치(3,3')의 시피유(CPU)(34)가 프로그램 메모리(30)의 동작순서에서 벗어나거나 동작할 수가 없다 하더라도 외부로 하드웨어 고장신호(76)라인(Line)의 출력을 통하여 펄트(Fault)출력(83)을 내보낸다.The reset 70 of the mode detection control unit is initialized by receiving a logic OR, that is, a logic sum signal of the power reset 68 and the bus reset 69. ) Input line 63 inputs the signals of the hardware WDT error 62 of the hot backup (HBU) device and the logic OR of the hardware error 64 of the main CPU device (2, 2 '). Even if the CPU 34 of the hot backup (HBU) device 3 or 3 'is out of the operation sequence of the program memory 30 or cannot operate, the hardware failure signal 76 line is externally. Send the fault output 83 through the output of.

상기의 제4도와 같이 마스터 모-드(Master Mode), 슬래이브 모-드(Slave Mode), 싱글 모-드(Single Mode)가 될 것인지를 결정하는 것은 1차적으로 모-드 검출제어부(35)가 결정하며 결정된 모-드 스테이터스(Status)는 인터랍트(Interrupt)(67) 출력라인(Line)를 이용 제2도의 시피유(CPU)(34)에 인터랍트를 건다. 그러면 시피유(CPU)(34)는 모-드 검출제어부의 스테이터스 데이터(Status Data)를 데이터버스(54)를 통하여 판독(Read)하여 스테이버스 데이터(Status Data)에 따라서 모-드 검출제어부의 결정을 받아 처리할 것인지 2차적으로 I/O 절환장치(1,l')와 주 시피유(CPU)장치(2,2')가 재 결정을 할 것인지를 주 시피유(CPU)(2,2')가 결정하여 모-드 검출제어부에 모-드 상태에 해당하는 이중의 주파수 펄스(pulse)를 출력할 것을 지시하며 이에 따라 모-드 검출제어부(35)는 모-드 펄스라인(Line)(75)을 통하여 출력신호를 발생시키며 유지하여 반대편 핫 백업(HBU)장치에 알리고 반대편 핫 백업(HBU)장치도 위와같은 동일한 모-드 검출동작을 하고 출력신호를 발생하고 유지한다.As shown in FIG. 4, determining whether to be a master mode, a slave mode, or a single mode is primarily a mode detection control unit 35. Is determined, and the determined status is interrupted to the CPU 34 of FIG. 2 using the Interrupt 67 output line. Then, the CPU 34 reads the status data of the mode detection control unit through the data bus 54 and determines the mode detection control unit according to the status data. Whether the I / O switching unit (1, l ') and the main pumping unit (CPU) unit (2,2') will re-determine the main pumping unit (CPU) (2,2 '). Determines and instructs the mode detection control unit to output a dual frequency pulse corresponding to the mode state. Accordingly, the mode detection control unit 35 transmits the mode pulse line 75. It generates and maintains the output signal to inform the other hot backup (HBU) device, and the other hot backup (HBU) device performs the same mode detection operation as above and generates and maintains the output signal.

모-드 검출제어부(35)는 초기화시 모-드 펄스라인(Mode Pulse Line)(75)를 통하여 펄스(Pulse) 출력을 내보내고 모-드 펄스라인(74)의 펄스입력을 받아 내부 타이머(Timer) 설정시간 동안 출력과 입력 펄스(Pulse)를 카운트(Count)하여 출력 카운트가 많으면 마스터 모-드(Master Mode), 적으면 슬래이브 모-드(Slave Mode), 입력 펄스(Pulse)가 없으면 싱글 모-드(Single Mode)로 결정하고 인터랍트라인(Interrupt Line)(67)를 통하여 시피유(CPU)(34)에게 알린다. 만약, 모-드 셋트(Set) 스위치(Switch)(38)가 마스터(Master), 슬래이브(Slave), 싱글(Single) 모-드로 설정되어져 있으면 우선적으로 모-드를 검출하고 시피유(CPU)(34)에게 알린다.The mode detection control unit 35 outputs a pulse output through a mode pulse line 75 at initialization and receives a pulse input of the mode pulse line 74 to receive an internal timer. ) Count the output and input pulses during the set time, so if the output count is large, the master mode is small, if not, the slave mode is small, and if there is no input pulse, the single A single mode is determined and the CPU 34 is informed via an Interrupt Line 67. If the mode set switch 38 is set to Master, Slave, or Single mode, the mode is detected first and CPU Notify (34).

상기와 같이 모-드가 결정되어 동작 중 장애가 발생하면 장애가 발생된 PLC의 핫 백업(HBU)장치는 모-드 검출제어부에 의하여 모-드 펄스라인(75)를 통하여 펄스(Pulse) 출력을 차단하고. 펄트(Falt) 출력(83)을 내보낸다.When a mode is determined as described above and a failure occurs during operation, the hot backup (HBU) device of the failed PLC blocks the pulse output through the mode pulse line 75 by the mode detection controller. . Send out the Fat output 83.

상대편 핫 백업(HBU)장치는 이를 감지하여 싱글 모-드로 전환 동작하며 펄트(Fault)의 원인이 조치되어 장상동작을 할 때까지 현재의 모-드를 유지동작시킨다.The other hot backup (HBU) device detects this and switches to single mode and maintains the current mode until the cause of fault is corrected and the fault is operated.

이상과 같이 본 발명에 의하여, 모-드(Mode)의 상태변이 구조를 마스터(Master), 슬래이브(Slave) 및 싱(Single) 모-드의 3개의 모-드를 가지고 전환하게 하였으며, 두 개의 PLC가 하나의 모-드 동작할수 없도록 I/O 절환장치(1,1')와 제1차/2차 주 시피유(First/Second Main CPU)장치(2,2')가 스테이터스 데이타(Status Data)에 따라 모-드 검출중재에 참여하도록 하여 모-드의 검출과 전이에 따른 불안정한 요소를 없앤다.As described above, according to the present invention, the state transition structure of the mode is converted into three modes of a master, a slave, and a single mode. The I / O switching device (1,1 ') and the 1st / secondary main CPU device (2,2') provide status data so that one PLC cannot operate in one mode. Participate in mode detection mediation according to the data) to eliminate unstable factors due to mode detection and transition.

또한 모-드 검출 펄스(Pulse) 입출력(80,81) 신호로 2가지 서로 다른 주파수 펄스(Fulse)를 사용함으로써 간단하게 모-드 검출 펄스(Pulse) 신호를 전달하여 핫 백업 케이블(HBU Cable)(5)에 의한 장애발생 소지와 영향을 최소화하였다.In addition, by using two different frequency pulses as the mode detection pulse input / output signals 80 and 81, the mode detection pulse signal is simply transferred to provide a hot backup cable. The possibility of failure and the effects of (5) were minimized.

모-드 셋팅스위치(38)에 의하여 강제적으로 두 개의 PLC 액티브 모-드를 마스터(Master), 슬래이브(Slave), 상글(Single) 3개의 모-드 상태로 초기 액티브 모-드로 설정 선택하게 하여 좀 더 안정된 액티브 모-드를 유도하였다.The mode setting switch 38 forces two PLC active modes to be selected as the initial active mode in three mode states: Master, Slave, and Single. This led to a more stable active mode.

그러므로 상술한 신뢰성과 효율성을 가진 모-드 검출방법을 제공할 수가 있다.Therefore, it is possible to provide a mode detection method having the above reliability and efficiency.

Claims

시퀜스 프로세스 제어장치로서의 프로그래머블 로직 콘트롤러(Programmable Logic Controller)의 이중화시스템에서 수 시피유(CPU)(2,2')장치의 장애발생 및 고장발생시 계속적으로 안정되고 신속하게 공정 제어처리를 행할 수 있도록 하기 위한 핫 백업(Hot Back-Up)장치(3,3')의 모-드 검출(Mode Detectlon)방법에 있어서, 상기 모-드 검출 및 그 주변회로는 상기 모-드 검출제어부의 인터랍트라인(Interrupt Line), 클락(Clock), 데이터 버스(Data Bus), 콘트롤 버스(Control Bus),리셋트(Reset), 모-드 셋팅 데이터 버스, 트라이-스테이트 버퍼(Tri-State Buffer)(37)의 인에이볼(Enable)신호, 하드웨어 펄트신호(H/W Fault Signal)로 입출력되고, 그의 모-드 셋팅스위치, 출력드라이버(Driver)(39), 터미널 블럭(Terminal Block), 통신제어장치, 송/수신 드라이버(40), 송/수신 드라이버 파워(Driver Power)로 구성되고, 상기모-드 상태변이 구조를 마스터 모-드(Master Mode), 슬래이브 모-드(Slave Mode), 싱글 모-드(single Mode)의 3가지 모-드를 검출하여, 이를 전환케 하고, 상기 핫 백업장치 내부의 모-드 검출제어부의 인터랍트(Interrupt)에 의하여 스테이터스 데이터(Status Data)를 시피유(34)가 판독하고 시피유(34)는 해당 모-드로의 동작을 시작하며 자기의 동작 모-드를 주 시피유 장치(2,2')에 알리고 이 동작 모-드에 해당하는 주파수 펄스의 모-드 검출펄스출력을 발생켜 하도록 모-드 검출제어부에 명령하도록 한 것을 특징으로하는 핫 백업(HBU)장치의 모-드 검출방법.In the redundant system of the programmable logic controller as a sequence process control device, it is possible to continuously and stably process control processing in the event of a failure or failure of the CPU 2,2 'device. In the mode detection method of a hot back-up device (3, 3 ') for the mode detection, the mode detection and its peripheral circuits are inter-interline of the mode detection control unit. (Interrupt Line), Clock, Data Bus, Control Bus, Reset, Mode Setting Data Bus, Tri-State Buffer (37) Input / output with enable signal, hardware pulse signal (H / W Fault Signal), its mode setting switch, output driver (39), terminal block, communication control device, It consists of a transmit / receive driver 40 and a transmit / receive driver power. The mode transition structure is detected by detecting three modes of the master mode, the slave mode, the single mode, and the single mode. The state data 34 reads the status data by the interrupt of the mode detection control unit inside the hot backup device, and the sipe oil 34 starts the operation of the corresponding mode, Hot backup, characterized by informing the main sipeu device 2,2 'and instructing the mode detection control unit to generate a mode detection pulse output of a frequency pulse corresponding to this operation mode. Method of mode detection of (HBU) devices.

제1항에 있어서, 상기 3가지 모-드를 검출함에 있어, 상기 마스터 모-드(Master Mode), 슬래이브 모-드(Slave Mode) 및 싱글 모-드가 될 것인지 어떤 지를 결정하는 것은 1차적으로 모-드 검출제어부가 결정하며, 상기 결정된 모-드의 스테이터스(Status)는 인터랍트출력라인을 이용하여 시피유(CPU)(34)에 인터랍트를 걸고, 이에 따라 시피유(CPU)(34)는 모-드 검출제어부가 상기 스테이터스 데이터를 데이터버스(54)를 통하여 판독하여 스테이터스 데이터에 따라서 모-드 검출제어부의 결정을 받아 공정을 처리할 것인지, 또한 2차적으로 입출력(I/O) 절환장치와 주 시피유장치(2,2')가 재결정을 할 것인지를 이 주 시피유가 결정하여 모-드 검출제어부에 모-드 상태에 해당하는 이종의 주파수 펄스를 출력할 것을 지시하며, 이에 따라 모-드 검출제어부는 모-드 펄스라인을 통하여 출력신호를 발생시키고 유지하여 반대편 핫 백업장치에 알리며, 반대편 핫 백업장치도 위와 같은 동일한 모-드 검출동작을 하고 출력신호를 발생하고 유지하도록 한 것을 특징으르 하는 핫 백업장치(HBU)의 모-드 검출방법.The method of claim 1, wherein in detecting the three modes, determining whether to be the master mode, slave mode, and single mode is primary. The mode detection control unit determines, and the status of the determined mode is applied to the CPU 34 by using the interrupt output line, and thus the CPU 34 is applied. Whether the mode detection control unit reads the status data through the data bus 54 and receives the determination of the mode detection control unit according to the status data to process the process; This main sipeu decides whether the device and the main sieve oil device (2, 2 ') will re-determine, and instructs the mode detection control unit to output heterogeneous frequency pulses corresponding to the mod state. -De-detection control unit via mode pulse line To generate and maintain an output signal to notify the other hot backup device, and the other hot backup device also performs the same mode detection operation as above and generates and maintains an output signal. -De detection method.

제1항 또는 제2항 중 어느 하나에 있어서, 상기 모-드 검출제어부는 초기화시 펄스입력을 반아 내부 타이머(Timer) 설정시간동안 출력과 입력 펄스를 카운트하여 출력카운트가 많으면 마스터 모-드, 적으면 슬래이브 모-드 입력 펄스가 없으면 싱글 모-드로 결정하여 이를 상기 인터랍트라인을 통하여 상기 시피유(34)에 알리며, 만약 모-드 셋팅스위치가 마스터, 슬래이브, 싱글 모-드로 설정되어 있으면 우선적으로 모-드를 검출하여 상기 시피유(34)에 알리며, 모-드가 결정되어 동작중 장애가 발생하면 장애가 발생된 PLC의 핫 백업장치는 모-드 검출제어부에 의하여 모-드 펄스라인을 통하여 펄스출력을 차단하고, 펄트(Fault) 출력을 내부내며, 상대편 핫 백업장치는 이를 감지하여 싱글 모-드로 전환동작케 하므로써 상기펄트의 원인이 치유되어 정상동작을 할 때까지 현재의 모-드를 유지동장케 하는 것을 특징으로 하는 핫 백업장치의 모-드 검출방법.The method according to any one of claims 1 to 4, wherein the mode detection control unit counters the pulse input at initialization and counts the output and the input pulse during the internal timer setting time, so that if the output count is large, the master mode, If not, the slave mode mode input pulse is determined as single mode mode, and it is informed to the sipeu 34 through the inter-raffline, and if the mode setting switch is set to master, slave, single mode, If it is, the mode is first detected and notified to the sieve oil 34. When a mode is determined and a failure occurs during operation, the hot backup device of the PLC that has failed generates a mode pulse line by the mode detection controller. The pulse output is cut off, the fault output is internalized, and the opposing hot backup device detects this and converts it into a single mode so that the cause of the pulse is healed and resumes normal operation. De Detection - maintaining the de base of a hot backup unit, characterized in that the copper-clad Kane-current mode till then.

제1항에 있어서, 상기 모-드 검출제어부의 리셋트(Reset)(70)는 파워 리셋트(Power Reset)(68)과 버스 리셋트(Bus Reset)(69)의 논리합(Logic OR)의 신호를 입력으로 받아 초기화되며, 펄트(Fault). 입력 라인(63)은 핫 백업(HBU)장치의 하드웨어 WDT 에러(H/W WDT Error)(62)와 주 시피유(CPU)장치(2,2')의 하드웨어 에러(H/W Error)(64)의 논리합(Logic OR)의 신호를 입력으로 핫 백업(HBU)상치(3,3')의 시피유(34)가 프로그램 메모리(Program Memory)(30)의 동작순서에서 벗어나거나 동작할 수가 없다 하더라도 외부로 하드웨어 펄트신호(H/W Fault Line)(76)의 출력을 통하여 펄트(Fault) 출력(83)를 내보내는 모-드 검출방법.The method of claim 1, wherein the reset (70) of the mode detection control unit is a logical OR of the power reset (68) and the bus reset (Bus Reset) 69 It is initialized by receiving a signal as an input and is a fault. Input line 63 shows hardware WDT error (H / W WDT Error) 62 of hot backup (HBU) device and hardware error (H / W Error) of main CPU device (2, 2 ') 64. Although the logical oil 34 of the hot backup (HBU) value (3,3 ') is out of the operation sequence of the program memory 30 or cannot be operated by inputting a logical OR signal. A mode detection method for sending a pulse output (83) through an output of a hardware pulse signal (H / W Fault Line) (76) to the outside.