KR0120927B1 - 헤테로접합형 바이폴라트랜지스터 - Google Patents
헤테로접합형 바이폴라트랜지스터Info
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Abstract
내용없음
Description
제1도는 a∼f는 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 일례를 나타내는 공정순서의 단면도.
제1도 g 및 h는 각기 제1도 e 및 f의 평면도.
제2도 a∼h는 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 다른 예를 나타내는 공정순서의 단면도.
제2도 i는 제2도 h의 평면도.
제3도 a∼g는 본원 발명에 의한 에미터톱형의 헤테로접합 바이폴라트랜지스터의 일례를 나타내는 공정순서의 단면도.
제3도 h는 제3도 g의 평면도.
제4도 aa, ba 및 ca은 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 또 다른예를 나타내는 공정순서의 단면도.
제4도 ab, bb 및 cb는 제4도 aa, ba 및 ca의 평면도.
제5도는 본원 발명의 헤테로접합형 바이폴라트랜지스터를 사용한 메모리셀의 예를 나타내는 평면도.
제6도는 제5도의 A-A 선상의 단면도.
제7도는 제5도의 B-B 선상의 단면도.
제8도는 제5도의 등가회로도.
제9도는 종래의 에미터톱형의 헤테로접합 바이폴라트랜지스터의 단면도.
제10도는 종래의 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반절연성 GaAs 기판 32 : 베리어층
32E : 에미터영역 34 : 경사조성층
36b : 외부 베이스영역 38B : 진성베이스영역
39C : 콜렉터영역
본원 발명은 헤테로접합형 바이폴라트랜지스터에 관한 것이다.
본원 발명은, 헤테로접합형 바이폴라트랜지스터에 있어서, 에미터 또는 콜렉터영역과 외부 베이스영역을 서로 측면에서 접하도록 형성하고, 이 에미터 또는 콜렉터영역과 외부 베이스영역의 경계를 포함하는 영역위에 진성(眞性)베이스영역을 형성하고, 또한 진성베이스영역 위에 콜렉터 또는 에미터영역을 형성하므로써 콜렉터 용량, 에미터 용량을 감소하여 고속화를 촉진하고, 또한 IC화를 용이하게 한 것이다.
헤테로접합형 바이폴라트랜지스터는 ,실리콘 등에 의한 호모접합형 바이폴라트랜지스터가 가지고 있는 결점을 극복할 수 있는 트랜지스터이다.즉, 에미터(E)에 AlGaAs, 베이스(B) 및 콜렉터(C)에 GaAs를 사용한 경우의 헤테로접합형 바이폴라트랜지스터를 예로 들면, 베이스중의 다수 캐리어인 정공(正孔)은 E-B간의 밴드갭차(△Eg)의 에너지장벽 때문에 에미터중에 확산할 수 없어, 베이스 전류는 감소하고, 에미터에서 베이스로의 전자(電子)의 주입 효율이 증가한다. 따라서 베이스 농도를 크게 하고, 에미터 농도를 작게하여도 증폭도(β=Ic/Ib)를 크게 할 수 있다. 이것은 고속성에 관계하는 베이스저항과 E-B간의 접합용량을 작게 할 수 있다는 것을 의미하여, 실리콘 바이폴라트랜지스터보다 고속이라는 것이 이론적으로나 실험적으로나 알려져 있다.
제9도는 이온주입기술과 금속매입기술을 구사한 AlGaAs/GaAs 플레이너형 헤테로접합형 바이폴라트랜지스터의 대표적인 구조이다.
이 구조에 관한 트랜지스터(13)의 제법예를 간단하게 설명한다.
반절연성(半絶緣性) GaAs 기판(1) 위에 순차적으로 콜렉터 전극취출층(2)이 되는 n+-GaAs층, 콜렉터영역(3)이 되는 n-GaAs층, 베이스영역(즉 진성베이스영역)(4)이 되는 p-GaAs층, 에미터영역(5)이 되는 N-AlGaAs층 및 캡층(6)이 되는 n-GaAs층 n+-GaAs층을 에피택셜 성장한 후, 먼저 에미터영역을 남기도록 n+-GaAs의 캡층(6)을 에칭 제거하고, SiO2를 마스크로하여 Mg을 이온 주입한 다음, 아닐에 의해서 외부 베이스영역(7)을 형성한다. 다음에 보론 또는 H+의 이온주입에 의해서 소자분리영역(8) 및 베이스/콜렉터분리영역(9)을 형성한다. 다음에 콜렉터전극형성영역의 SiO2층(10)의 창(窓)열기, 트렌치(溝部)(11)의 형성, 이 트렌치(11)에의 금속(12)의 매입에 의해서 트랜지스터(13)를 제작한다. (14)는 베이스전극, (15)는 에미터전극, (16)은 콜렉터전극이다.
한편, 제10도에 나타내는 바와 같이, 콜렉터영역을 표면층측으로 한 소위 콜렉터톱형의 헤테로접합형 바이폴라트랜지스터(17)도 고려되고 있다. 이 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 제작순서는 에피택시의 순서가 바뀔뿐이고, 대략 제9도의 에미터톱형의 헤테로접합 바이폴라트랜지스터(13)와 같다. 제10도에 있어서 제9도와 대응하는 부분에는 동일 부호를 붙이며, (18)은 에미터전극취출층이 되는 n+-GaAs층, (5)는 에미터영역이 되는 N-AlGaAs층, (4)는 베이스영역이 되는 p-GaAs층, (3)은 콜렉터영역이 되는 n-GaAs층, (19)는 콜렉터 캡층이 되는 n+-GaAs층, (7)은 외부 베이스영역이다.
헤테로접합형 바이폴라트랜지스터의 스위칭 시간 τs
로 부여된다. 단. Rb: 베이스저항, CC: 베이스콜렉터간 용량, RL: 부하저항, CL: 부하용량, τs: 베이스 통과 시간이다.
따라서 τs의 저감화에는 RB와 CC의 저감화가 필요해진다.
일반적으로는 콜렉터톱형 헤테로접합 바이폴라트랜지스터쪽이 에미터톱형 헤테로접합 바이폴라트랜지스터에 비교하여 CC의 저감화에 유리하기 때문에, 고속성은 높다고 생각되고 있다. 즉 (i) 콜렉터톱형 헤테로접합 바이폴라트랜지스터는 콜렉터면적이 작으므로 콜렉터베이스간 접합용량이 작아지고, 고속성에 유리하다. 한편 반대로 에미터면적은 커지므로 에미터베이스간 용량은 커진다. 이것은 단점이긴 하나, 그러나 에미터베이스간은 헤테로접합이고, 호모접합에 비하여 작아진다. 또 에미터농도는 작으므로 본래 에미터접합용량은 작게 할 수 있어 큰 문제로는 되지 않는다. 콜렉터용량의 감소에 의한 장점쪽이 훨씬 크고, 발표되어 있는 시뮬레이션에서도 콜렉터톱형쪽이 고속이다.
(ii) 회로적으로 보면, ECL(에미터커플드로직)의 경우, 몇 개의 트랜지스터의 에미터가 공통으로 접속되어서 게이트를 구성하므로, n+에미터층을 아이솔레이션 없이 공통으로 하므로써, 소자면적의 축소화를 도모할 수 있다.
그런데, 상술한 종래의 헤테로접합형 바이폴라트랜지스터에 있어서, 디바이스의 면적을 축소화 해가면 활성영역의 주변 즉 콜렉터와 외부 베이스간 및 에미터와 외부 베이스간 페리퍼리(periphery)가 갖는 용량이 상대적으로 커지게 된다. 예를 들면 제10도의 컬렉터톱형의 헤테로접합 바이폴라트랜지스터에 있어서, 콜렉터면적이 1×1μm2인 경우를 계산해 보면, 진성부분 용량은 에미터베이스간 용량 Ceb
2.7fF, 콜렉터베이스간 용량 Cbc
0.27fF(공핍층 4000Å라고 가정한다.)로 작은데, 외부 용량 즉 주변부만의 용량 Ceb' 및 Cbc'는 Ceb'
3.2fF, Cbc'
0.5fF로 상당히 크다는 것을 알 수 있다. 따라서 디바이스면적의 축소에 따라 주변부의 기여가 커지지 않는 구조가 바람직하다. 실제로 Si계 바이폴라트랜지스터에서는 그와 같은 여구가 진행되고 있다.
예를 들면 제10도 구성의 헤테로접합형 바이폴라트랜지스터에서는 외부 용량을 작게 하려고 하면, 베이스 콘택트영역이 작아지므로, 베이스콘택트저항이 커져 버려 소자의 스피드가 제한되고 만다.
그리고 상술한 점도 포함하여 종래의 이온주입에 의해 외부 베이스를 만드는 헤테로접합형 바이폴라트랜지스터에 있어서는 다음과 같은 결점을 가지고 있었다.
(i) 외부 베이스영역의 농도를 크게 할 수 없다.
(ii) 활성화 아닐시의 주입 불순물의 에미터영역으로의 확산 및 진성베이스영역중의 불순물의 확산에 의한 접합위치의 어긋남이 발생한다.
(iii) 에미터 외부 베이스간, 콜렉터 외부 베이스간에 생기는 페리퍼리의 외부용량이 디바이스면적이 작아짐에 따라 상대적으로 커진다. 특히 페리퍼리의 콜렉터용량을 없앨수가 없다.
(iv) 콜렉터(또는 에미터) 전극의 취출에는 깊은 트렌치의 형성, 금속매입 기술이 필요하다.
(v) 용량을 증가시키지 아니하고 베이스 ,에미터의 콘택트 면적을 크게 할 수 없다.
(vi) 에미터영역에서 진성베이스영역으로 주입된 전자중 페리퍼리에 있어서의 전자의 확산길이 (수 μm)의 길이만큼 외부 베이스영역에 확산하여 정공과 재결합하고, 무효 베이스 전류가 되는 이른바 페리퍼리효과에 의해, 소자를 작게 한 경우에 전류 증폭률이 하강한다.
본원 발명은 상술한 점을 감안하여, 특히 콜렉터용량, 에미터용량을 작게 하여 고속성이 우수하고, 또한 IC화를 용이하게 한 헤테로접합형 바이폴라트랜지스터 및 그 제조방법을 제공하는 것이다.
본원 발명은 에미터(또는 콜렉터)영역과 외부 베이스영역을 서로 측면에서 접하도록 형성하고, 이 에미터(또는 콜렉터)영역과 외부 베이스영역의 경계를 포함하는 영역 위, 즉 에미터(또는 콜렉터)영역의 일부와 외부 베이스영역의 일부에 걸치는 영역 위에 진성베이스영역을 형성하는 동시에, 이 진성베이스영역 위에 콜렉터(또는 에미터)영역을 형성하여 헤테로접합형 바이폴라트랜지스터를 구성한다.
에미터(또는 콜렉터)영역과 외부 베이스영역의 접촉은 1변 또는 2변에서 접촉하도록 한다. 콜렉터(또는 에미터)영역 및 진성베이스영역은 메사구조로 형성되고, 그 주위에 절연층이 형성된다.
제조에 있어서는 에미터(또는 콜렉터)영역과 외부 베이스영역을 서로 측면이 접하도록 형성한 후, 에미터(또는 콜렉터)영역과 외부 베이스영역의 경계를 포함하는 영역 위에 에피택셜성장에 의해서 진성베이스영역 및 콜렉터(또는 에미터)영역을 순차적으로 형성한다.
진성베이스영역 위의 콜렉터(또는 에미터)영역은 외부 베이스영역과 거의 접해 있지 않으므로 콜렉터(또는 에미터) 용량은 진성부분의 용량만으로 되어 작아진다. 그리고 에미터(또는 콜렉터)영역과 외부 베이스영역과는 예를 들면 1변 또는 2변의 측면에서 접하고 있을 뿐이므로 에미터(또는 콜렉터)용량도 작아진다. 즉 디바이스면적을 축소화 해가도 패리퍼리에서의 용량(외부 용량)은 작아진다. 또, 외부 베이스영역은 콜렉터(또는 에미터)영역과 거의 접촉하지 않으며, 에미터(또는 콜렉터)영역과는 측면에서만 접촉하고 있다. 따라서 외부 베이스면적은 용량을 증가하는 일없이 크게 할 수 잇게 되어 베이스콘택트 저항이 저감된다. 한편 제조에 있어서는 외부 베이스영역을 형성한 후, 에피택셜성장으로 진성베이스영역의 두께는 극한까지 얇게 할 수 있다. 그리고 최후의 에피택셜성장(열과정∼700)으로 진성베이스영역이 형성되므로, 접합의 위치 어긋남을 발생하지 않는다.
제1도를 참조하여 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 일실시례를 그 제법과 함께 설명한다.
먼저, 제1도 a에 나타내는 바와 같이 반절연성 GaAs 기판(31) 위에 에미터에 대하여 배리어층(32)이 되는 고저항의 넓은 밴드갭층 즉 두께 0.3μm의 반절연성의 Al0.5Ga0.5As(언도프)층, 에미터영역이 되는 두께 0.5μm, Si 도프(dope)에 의한 불순물 농도 2×1018cm-3정도의 N-Al0.3Ga0.7As층(33), 및 N-AlxGa1-xAs의 Al 조성비 x를 0.3에서 0으로 차례로 변화되어 이루어지는 경사조성층(34)을 MOCVD(유기금속기상성장)법에 의해 차례로 성장한다. 경사조성층(34)은 두께 0.03μm, 불순물 농도 5×1017cm-3정도로, 아래에서 위를 향해서 x가 0.3에서 0으로 점차 변화하도록 형성된다. 또한 경사조성층(34) 위에 두께 0.1μm의 질화실리콘(SiN)층(35)을 피착 형성한다.
다음에 제1도 b에 나타내는 바와 같이, 질화실리콘층(35)을 에미터영역에 대응하는 부분을 남기도록 선택 에칭한 후, 남은 질화실리콘층(35)을 마스크로하여 웨트에칭에 의해 경사조성층(34) 및 N-Al0.3Ga0.7As층(33)을 선택 에칭하여 에미터영역(33E)을 형성한다.
다음에 제1도 c에 나타내는 바와 같이, 질화실리콘층(35)을 마스크로하여 외부 베이스영역이 되는 p+-GaAs층(36)을 질화실리콘층(35)과 같은 높이까지 선택 성장시킨다.
다음에 제1도 d에 나타내는 바와 같이, 질화실리콘층(35)을 제거한 후, 두께 0.01μm의 언도프 GaAs로 된 스페이서층(도시하지 않음), 진성베이스영역이 되는 두께 0.1μm, 불순물 농도 2×1019cm-3정도의 p+-GaAs층(38) 콜렉터영역이 되는 두께 0.4μm, 불순물 농도 1017cm-3정도의 n-GaAs층(39) 및 콜렉터캡층이 되는 두께 0.1μm, 불순물 농도 5×1018cm-3정도의 n+-GaAs층(40)을 차례로 MOCVD법으로 성장시킨다.
여기서 언도프 GaAs의 스페이서층(37)에 의해 p+-GaAs층(38)의 p형 불순물 (예를들면 Zn)이 N-AlGaAs의 에미터영역(33E)에 확산되는 것을 방지할 수 있다.
다음에 제1도에 e에 나타내는 바와 같이, 콜렉터영역 및 외부 베이스영역에 대응하는 부분을 남기고, RIE(반응성 이온 에칭)으로 n+-GaAs층(40), n-GaAs층(39), p+-GaAs층(38),(36)을 선택적으로 에칭 제거한다. 이것에 의해서 외부 베이스영역(36b)이 형성된다. RIE에서는 AlGaAs는 에칭되지 않으므로, 이 RIE에 의해서 에미터영역의 일부를 구성하는 경사조성층(34)의 표면의 노출 및 소자간 분리가 된다. 이때의 선택 에칭패턴은 평면적으로 보아 제1도 G에 나타내는 바와 같은 패턴으로 한다. 즉 4각형의 에미터영역(33E)의 일변의 중앙부에서 에미터영역(33E)의 폭 W1보다 작은 폭W2로 구획되는 영역부(즉 후술하는 진성부분의 면적에 대응한다)(51)와, 이 영역부(51)의 에미터영역(33E) 밖으로 연장하는 연장부에 연접하여 영역부(51)의 폭 W2보다 큰 폭 W3(도시한 예에서는 W1=W3)의 영역부(즉 후술하는 외부 베이스영역의 면적에 대응한다)(52)를 가진 패턴을 가지고 선택 에칭된다.
다음에 외부 베이스영역(36b) 위의 n+-GaAs층(40), n-GaAs층(39) 및 p+-GaAs(38)을 RIE에 의해 선택적으로 제거하고, 콜렉터캡층(40c), 콜렉터영역(39C) 및 진성베이스영역(38B)을 형성한다. 이어서 산화실리콘(SiO2)층(41)을 전체면에 형성한 후, 평탄화하여 콜렉터캡층(40c)을 표면에 면하게 한다.
그리고 산화실리콘층(41)에 대하여 베이스전극취출용 및 에미터전극취출용의 창열기를 행한 후, N-AlGaAs에 의한 에미터영역 즉 그 표면의 경사조성층(34) 및 n+-GaAs에 의한 캡층(40c)에 AuGe/Au에 의한 에미터전극(42) 및 콜렉터전극(43)을 형성하고, 또 p+-GaAs에 의한 외부 베이스영역(36b)에 Ti/Pt/Au에 의한 베이스전극(44)을 형성한다.
이리하여 제1도 f 및 h에 나타내는 바와 같이, 외부 베이스영역(36b)과 에미터영역(33E)이 1변의 측면을 접하여 형성되고, 외부 베이스영역(36b) 및 에미터영역(33E) 아래에 반절연성 AlGaAs로된 베리어층(32)이 형성되고, 에미터영역(33E)과 외부 베이스영역(36b)의 경계를 포함하도록 즉 일부 외부 베이스영역(36b)에 접하도록 에미터영역(33E)의 일부위에 외부 베이스폭 W3및 에미터영역의 폭 W1보다 작은폭 W2의 진성베이스영역(38B) 및 콜렉터영역(39C)가 형성되고 따라서 외부베이스영역(36b)과 진성베이스영역(38B)은 1변에서 접하고, 진성베이스영역(38B)의 폭 W2가 외부 베이스영역(36b)의 폭 W3보다 작게 되어 이루어지는 목적하는 콜렉터톱형의 헤테로접합 바이폴라트랜지스터(45)를 얻는다.
제2도는 본원 발명을 콜렉터톱형의 헤테로접합 바이폴라트랜지스터에 적용한 경우의 다른 실시예이다.
본 예에 있어서는 먼저 제2도 a에 나타내는 바와 같이, 반절연성 GaAs 기판(31) 위에, 에미터에 대하여 배리어층(32)이 되는 두께 0.3μm의 반절연성 Al0.5Ga0.5As(언도프)층, 에미터영역이 되는 두께 0.5μm, Si도프에 의한 불순물 농도 2×1018cm-3정도의 N-Al0.3Ga0.7As층(33), N-AlxGa1-xAs의 Al조성비 x를 0.3에서 0으로 차례로 변화시켜 된 두께 0.03μm, 불순물 농도 5×1017cm-3정도의 경사조성층(34), 또한 에미터캡층이 되는 두께 0.5μm, 불순물 농도 5×1018cm-3정도의 n+-GaAs층(46) 및 두께 0.02μm, 불순물 농도 5×1018cm-3정도의 N-Al0.3Ga0.7As층(47)을 MOCVD법으로 차례로 성장시킨다. 이 N-Al0.3Ga0.7As층(47)위에 두께 0.1μm의 질화실리콘(SiN)층(35)을 피착 형성한다.
다음에 제2도 b에 나타내는 바와 같이, 질화실리콘층(35)을 에미터영역에 대응하는 부분을 남기도록 선택 에칭한 다음, 이 질화실리콘층(35)을 마스크로하여 N-Al0.3Ga0.7As층(47), n+-GaAs층(46), 경사조성층(34) 및 N-Al0.3Ga0.7As층(33)을 선택적으로 에칭 제거하여 에미터영역(33E)을 형성한다.
다음에 제2도에 c에 나타내는 바와 같이, 질화실리콘층(35)을 마스크로 하여 외부 베이스영역이 되는 p+-GaAs층(36) 을 질회실리콘층(35)과 같은 높이까지 선택 성장시킨다.
다음에 제2도 d에 나타내는 바와 같이, 질화실리콘층(35)을 제거한 후, 콜렉터영역에 대응하는 부분을 포함하는 영역의 N-Al0.3Ga0.7As층(47)을 웨트에칭으로 제거하는 동시에, 이어서 RIE에 의해 p+-GaAs층(36)과 n+-GaAs층(46)의 경계를 포함하도록 n+-GaAs층(46)과 p+-GaAs층(36)을 n+-GaAs층(46)의 두께만큼 선택적으로 에칭 제거한다.
다음에 제2도 e에 나타내는 바와 같이 두께 0.01μm의 언도프 GaAs로 된 스페이서층(도시하지 않음), 진성베이스영역이두께 0.1μm, 불순물 농도 2×1019cm-3정도의 p+-GaAs층(38), 콜렉터영역이 되는 두께 0.4μm 불순물 농도 1017cm-3정도의 n+-GaAs층(39) 및 콜렉터캡층이 되는 두께 0.1μm 불순물 농도 5×1018cm-3정도의 n+-GaAs층(40)을 MOCVD법으로 성장시킨다.
다음에 제2도 f에 나타내는 바와 같이, 마스크(48)를 통해서 n+-GaAs층(40), n-GaAs층(39), p+-GaAs층(36)을 그 콜렉터영역 및 외부 베이스영역에 대응하는 부분을 남겨서 RIE로 선택 에칭한다. 이것에 의해서 외부 베이스영역(36b) 및 에미터캡층(46e)이 형성된다. 이때 AlGaAs층은 RIE에 의해 에칭되지 않는다. 따라서 에미터캡층(46e) 위에 AlGaAs층(47)이 형성되어 있으므로 에미터캡층(46e)는 에칭되지 않는다.
다음에 제2도 g에 나타내는 바와 같이, 외부 베이스영역(36b) 위의 n+-GaAs층(40) 및 n-GaAs층(39)을 선택적으로 에칭 제거한다. 이것에 의해서 콜렉터의 캡층(40c), 콜렉터영역(39C) 및 진성베이스영역 (38B)이 형성된다.
다음에 전체 면에 CVD 버벵 의해 산화실리콘(SiO2)층(41)을 피착 형성하고, 평탄화하여 외부 베이스영역(36b), 콜렉터캡층(40c) 및 에미터캡층(46e)의 표면을 면하게 한다. 그런 다음, 콜렉터캡층(40c) 위 및 에미터캡층(46e) 위에 AuGe/Au로 된 콜렉터전극(43) 및 에미터전극(42)을 형성하고, 또한 외부 베이스영역(36b)위에 Ti/Pt/Au로 된 베이스전극(44)을 형성하여 제2도 h에 나타내는 목적으로 콜렉터톱형의 헤테로접합 바이폴라트랜지스터(49)를 얻는다. 제2도 i는 이 헤테로접합 바이폴라트랜지스터(49)의 평면도이다.
이러한 구성의 콜렉터톱형 헤테로접합 바이폴라트랜지스터에 의하면 다음과 같은 이점을 가지고 있다.
콜렉터영역(39C)이 메사형으로 형성되어 측면이 산화실리콘층(41)에 의해 피복되어 있기 때문에 주변에서의 콜렉터용량은 생기지 않고 콜렉터용량으로서는 진성콜렉터용량밖에 포함하지 않는다.
따라서 콜렉터용량이 매우 작아진다.
외부 베이스영역(36b)은 두께 0.5μm이고 불순물 농도 2×1019cm-3이상의 에피택셜층으로 형성되어 있으며, 종래 구조의 N-AlGaAs층으로의 이온주입으로 형성하는 경우보다, 불순물 농도에서 한자리수 정도, 그리고 이동도에서도 상회할 수 있고, 외부 베이스저항이 작아진다. 그리고 베이스콘택트저항을 저감하는데는 외부 베이스영역(36b)의 불순물 농도를 증가시키는 것 이외에 , 콘택트면적을 크게 하면 된다. 그러나 종래 구조로는 콜렉터용량의 증대를 수반하고 만다. 이에 대해, 본 구성에서는 외부 베이스영역(36b)은 콜렉터영역(39C)과 거의 접촉하지않고, 에미터영역(33E)과도 하나의 측면의 폭 W2으로 접촉하고있을 뿐이므로, 외부 용량을 증대시키지 않고 외부 베이스영역(36b)의 면적을 크게 형성할 수 있게 되고, 베이스콘택트저항을 작게 할 수가 있다.
제1도 g 및 제2도 i에 나타내는 바와 같이, 에미터영역(33E)과 외부 베이스영역(36b)과의 접촉은 하나의 측면의 폭 W2의 범위 뿐이며, 따라서 에미터용량도 작아진다.
본 구성에서는 디바이스면적의 축소에 따라 에미터 외부 베이스간 및 콜렉터 외부 베이스간에 발생하는 페리퍼리의 용량은 상대적으로 커지지 않으며, 더구나 베이스콘택트저항도 작게 할 수 있으므로, 고속성이 우수하고 또한 IC화가 용이한 헤테로접합형 바이폴라트랜지스터를 얻을 수 있다.
에미터영역(33E)과 외부 베이스영역(36b)은 1변에서만 접촉된 구조로 되어 있기 때문에, 에미터영역(33E)에서 진성베이스영역(38B)에 주입된 전자의외부 베이스영역(36b)으로의 확산은 적다.
이것은 페리퍼리에 있어서의 전자의 손실이 적어진다는 것이고(즉 페리퍼리효과가 원리적으로 감소하고) 활성영역이 1×1μm2으로 작아져도, 그리고 저전류영역에 있어서도 높은 전류증폭률을 얻을 수 있다.
반절연성 GaAs 기판(31)과 에미터영역(33E) 및 외부 베이스영역(36b)과의 사이에 넓은 밴드갭의 반절연성의 AlGaAs에 의한 배리어층(32)이 배설되어 있으므로, p+-GaAs의 외부 베이스영역(36b)과 n-AlGaAs의 에미터영역(33E) 사이의 기판(31)을 통한 리크전류를 방지할 수 있다. 그리고 에미터영역(33E)과 진성베이스영역(38B) 사이에 N-AlxGa1-xAs에 의한 경사조성층(34)이 형성되므로써 전자의 흐름이 좋아지고, 소위 에미터전류가 흐르기 용이하게 된다.
본 구성에서는 베이스, 콜렉터 및 에미터가 대략 플레이너구조(윗면에서 전극을 취하는 구조)로 형성되므로 종래와 같은 에미터전극 또는 콜렉터전극취출을 위한 트렌치의 형성은 불필요하게 된다.
또한 소자분리도 RIE에 의한 콜렉터영역 형성시에 자동적으로 이루어진다. 이온주입 및 아닐 기술도 불필요하고, 소자의 재형성이 높아진다.
두꺼운 외부 베이스영역(36b)을 형성한 후에, 최후의 에피택셜성장으로 진성베이스영역(38B)이 형성된다. 따라서 진성베이스영역(38B)의 두께는 극한까지 얇게 예를들면 2-30Å 두께라도 정밀도 높게 제작할 수 있다. 동시에 접합의 위치 어긋남이 발생하지 않는다. 부하저항을 에미터영역(33E)을 구성하는 N-AlGaAs층(33) 또는 외부 베이스영역(36b)을 구성하는 p+-GaAs(36)로 용이하게 실현할 수 있다. 고속 바이폴라회로로서 CML이 일반적이나, 본원 발명의 콜렉터톱형의 헤테로접합 바이폴라트랜지스터 구조에서는 에미터가 트랜지스터 사이에서 공유할 수 있으므로 CML 구조가 간단히 제거된다. 예를 들면 도시하지 않았으나 3입력 NOR OR회로 2게이트의 경우, 부하저항을 예를 들면 에미터영역을 구성하는 AlGaAs층으로 일체로 형성할 수가 있다. 이것에 의하면 종래의 에미터톱형의 헤테로접합 바이폴라트랜지스터와 비교하여 배선의 연장 설치없이 구조가 간단해진다.
제3도는 본원 발명을 에미터톱형의 헤테로접합 바이폴라트랜지스터에 적용한 경우의 일실시예이다.
본 예는 제3도 a에 나타내는 바와 같이, 반절연성 GaAs 기판(61)위에 콜렉터영역이되는 두께 0.6㎛, 불순물 농도 1017cm-3정도의 n-GaAs층(62)을 MOCVD법으로 성장하고, 또한 거기에다 CVD(화학기상성장)법에 의해 두께 0.1㎛의 질화실리콘층(63)을 피착 형성한다.
다음에 제3도 b에 나타내는 바와 같이, 레지스트층(53)을 통해서 콜렉터영역에서 대응하는 부분을 남겨서 다른 질화실리콘층(63) 및 그 아래의 n-GaAs층(62)을 RIE로 선택적으로 에칭 제거하고, 콜렉터영역(62C)을 형성한다.
다음에 제3도 c에 나타내는 바와 같이, 남아 있는 질화실리콘층(63)을 마스크로하여 외부 베이스영역이 되는 두께 0.6㎛, 불순물 농도 2×1019cm-3정도의 p+-GaAs층(64)을 콜렉터영역(62C)와 대략 같은 두께까지 선택 성장시킨다.
다음에 제3도 d에 나타내는 바와 같이, 질화실리콘층(63)을 HF 용액으로 제거한 후, 콜렉터영역(62C) 및 p+-GaAs층(64) 위에 진성베이스영역이 되는 두께 0.05㎛, 불순물 농도 2×1019cm-3정도의 p+-GaAs층(65), 두께 0.01㎛의 언도프 GaAs로 된 스페이서층(도시하지 않음), 에미터영역이 되는 두께 0.15㎛, 불순물 농도 5×1017cm-3정도의 N-Al0.3Ga0.7As층(66) 및 에미터의 캡층이 되는 두께 0.05㎛, 불순물 농도 5×1018cm-3정도의 n+-GaAs층(67)을 차례로 성장시킨다.
다음에 제3도 e에 나타내는 바와 같이, 에미터영역에 대응하는 부분을 레지스트층(54)으로 마스크하고, RIBE(반응성 이온 빔 에칭)으로 0.4㎛ 에칭하여, 즉 n+-GaAs층(67), N-AlGaAs층(66), p+-GaAs층(65) 및 외부 베이스영역이 되는 p+-GaAs층(64), 콜렉터영역(62C)의 일부에 달하도록 이들을 선택 에칭하고, p+-GaAs층(64)의 면 및 콜렉터영역(62C)의 면을 맞보게 한다.
이것에 의해 에미터캡층(67e), 에미터영역(66E), 진성베이스영역(65B)이 형성된다. 그리고 RIBE 장치가 없는 경우에는 웨트에칭이라도 가능하다.
다음에 제3도 f에 나타내는 바와 같이, 레지스트층(55)으로 소자영역을 마스크하고, 소자 분리를 위한 에칭을 기판(61)까지 행한다.
이것에 의해서 외부 베이스영역(64b)이 형성된다.
다음에 제3도 g에 나타내는 바와 같이, 윗면에 산화실리콘(SiO2)층(68)을 형성하고, 평탄화를 행한 후, 산화실리콘층(68)에 대하여 베이스전극 및 콜렉터전극취출을 위한 창열기를 한다. 이어서 에미터캡층(67e)위 및 콜렉터영역(62C) 위에 각기 AuGe/Au에 의한 에미터전극(69) 및 콜렉터전극(70)을 형성하고, 450℃, 10초간의 아닐을 행한 후, 외부 베이스영역(64b) 위에 Ti/Pt/Au에 의한 베이스전극(71)을 형성하고, 목적하는 에미터톱형 헤테로접합 바이폴라트랜지스터(72)를 얻는다. 제3도 h는 이 헤테로접합 바이폴라트랜지스터(72)의 평면도이다. 그리고 n-GaAs의 콜렉터영역(62C) 아래에 n+-GaAs층을 매입하면 진성콜렉터영역과 외부 콜렉터영역간의 저항치가 감소하므로 효과가 있다. 이 n+-GaAs층은 Si의 이온주입에 의해서 최초의 에피택셜성장 전에 행하는 것이 옳다.
이러한 에미터톱형의 헤테로접합 바이폴라트랜지스터(72)에 있어서도 상술과 마찬가지로, 외부 베이스영역(64b)과 콜렉터영역(62C)과의 접촉은 1변 뿐이고, 또한 외부 베이스영역(64b)과 에미터영역(66E)과는 거의 접촉하고 있지 않으므로, 콜렉터용량 및 에미터용량을 작게 할 수 있다. 그리고 외부 베이스저항을 작게할 수 있고, 또한 콜렉터용량을 증가시키지 않고 베이스콘택트저항을 작게 할 수 있다. 그리고 최후의 에피택셜성장으로 진성베이스영역이 형성되므로, 진성베이스영역의 두께는 극한까지 얇게 형성할 수 있으며, 또한 접합의 위치 어긋남도 발생하지 않는다. 소자 분리도 제3도 f의 에칭공정으로 이루어지기 때문에, 종래의 이온주입, 아닐 기술은 불필요하게 된다. 부하저항을 콜렉터영역을 구성하는 n-GaAs층(62) 또는 외부 베이스영역을 구성하는 p+-GaAs층(64)으로 용이하게 실현할 수 있다.
제4도는 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터의 또 다른 실시예이다. 이 예에 있어서는 상기의 제1도 d의 공정 후, 제4도 aa 및 ab에 나타내는 바와 같이, RIE로 n+-GaAs층(40), n-GaAs층(39), p+-GaAs층(38),(36)을 선택적으로 에칭 제거하고, 콜렉터영역 및 외부 베이스영역에 대응하는 영역(57)을 형성할 때, 영역(57)이 밑바탕인 에미터영역(33E)과 하나의 모서리부만이 겹치도록 한다. 다음에 제4도 ba 및 bb에 나타내는 바와 같이, 이 겹치는 부분을 덮도록 마스크하고(도시하지 않음), RIE에 의해 n+-GaAs층(40) 및 n-GaAs층(39)를 선택 에칭하고, 콜렉터캡층(40c) 및 콜렉터영역(39C)을 형성하는 동시에 외부 베이스영역(36b)의 표면을 서로 면하게 한다. 여기서 예를 들면, 외부 베이스영역(36b)의 세로 치수 a=3㎛, 가로치수 b=5㎛, 에미터영역(33E)의 세로치수 c=3㎛, 가로치수 d=3㎛, 콜렉터영역(39C)의 세로 및 가로치수 e=1.5㎛로 할 수 있고, 따라서 진성부분은 서브미크론이 된다.
다음에 제4도 ca 및 cb에 나타내는 바와 같이, 산화실리콘층(41)을 전체 면에 형성하여 평탄화 하고, 캡층(40c)을 표면에 면하게 한다.
그리고 산화실리콘층(41)에 창열기를 한 후, 경사조성층(34) 및 캡층(40c)에 각기 에미터전극(42) 및 콜렉터전극(43)을 형성하고, 또한 외부 베이스영역(36b) 위에 베이스전극(44)을 형성하여, 목적하는 콜렉터톱형의 헤테로저합 바이폴라트랜지스터(73)을 얻는다. 이 트랜지스터(73)에 의하면, 특히 진성콜렉터영역, 진성에미터영역이 최소 선폭 보다도 작게 할 수 있다. 그리고 제4도는 콜렉터톱형의 헤테로접합 바이폴라트랜지스터에 적용하였으나, 기타 도시하지는 않았지만 예를 들면 제3도를 이용하여 에미터톱형의 헤테로접합 바이폴라트랜지스터에도 마찬가지로 적용할 수 있다.
그리고, 상기의 예에 있어서는 AlGaAs/GaAs계의 헤테로접합형 바이폴라트랜지스터에 적용하였으나, 기타 예를 들면 GaAs/InGaAs계의 것에도 적용할 수 있다. GaAs(에이터)/InGaAs(베이스)/GaAs(콜렉터) 구성에서는 콜렉터톱형 또는 에미터톱형의 어느 구성이라도 가능하다.
제5도는 본원 발명에 의한 콜렉터톱형의 헤테로접합 바이폴라트랜지스터를 사용한 메모리셀의 예를 나타낸다. 제6도는 제5도의 A-A 선상의 단면도, 제7도는 제5도의 B-B 선상의 단면도이다.
그리고 제8도는 이 메모리셀의 등가회로도를 나타낸다. 이 도면에 있어서 Tr1및 Tr2는 각기 제1 및 제2의 헤테로접합 바이폴라트랜지스터를 나타낸다. 제1의 트랜지스터 Tr1는 N-AlGaAs로 된 제1 및 제2의 에미터영역(33Ea) 및 (33Eb)(즉 E1 및 E3)와, p+-GaAs층으로 된 진성베이스영역(38B)(즉 B1)과, n-GaAs로 된 콜렉터영역(39C)(즉 C1)을 가지고 이루어진다. 제2의 트랜지스터Tr2는 마찬가지로 N-AlGaAs로 된 제1 및 제2의 에미터영역(33Ea') 및 (33Eb')(즉, E2및 E3)과 p+-GaAs로 된 진성베이스영역(38B')(즉 B2)와, n-GaAs로 된 콜렉터영역(39C')(즉 C2)을 가지고 이루어진다. (40C),(40C')는 n+-GaAs로 된 콜렉터캡층, (36b),(36b')는 p+-GaAs로 된 외부 베이스영역이다. 양 트랜지스터 Tr1및 Tr2의 서로의 제2에미터 E3, E3는 에미터영역을 구성하는 N-AlGaAs에 의해서 공통 접속되고, 그 접속부분에 있어서 전극배선에 의한 워드선(점선도시)(81)이 접속된다. 제1의 트랜지스터 Tr1의 제1의 에미터 E1와 제2의 트랜지스터 Tr2의 제2의 에미터 E2는 각기 전극 배선에 의한 비트선(점선도시)(82) 및 (83)이 접속된다. 또, 제1의 트랜지스터 Tr1의 콜렉터 C1와 제2의 트랜지스터 Tr2의 베이스 B2는 전극배선(점선도시)(84)에 의해 공통 접속되고, 제1의 트랜지스터 Tr1의 베이스 B1와 제2의 트랜지스터 Tr2의 콜렉터C2는 전극배선(점선도시)에 의해 공통 접속된다. 한편, 제1의 트랜지스터 Tr1의 베이스 B1에는 저저항소자 RL1을 통해서 쇼트키 다이오드 D1가 접속되는 동시에, 이들 RL1, D1에 병렬하여 고저항소자 RH1가 접속된다. 마찬가지로, 제2의 트랜지스터 Tr2의 베이스 B2에는 저저항소자 RL2를 통하여 쇼트키 다이오드 D2가 접속되고, 이들 RL2, D2에 병렬하여 고저항소자 RH2가 접속된다. 쇼트키 다이오드 D1, D2및 고저항소자 RH1, RH2의 각기의 다른 끝에는 전극배선에 의한 워드선(점선도시)(86)에 접속된다. 그리고, 이 경우 쇼트키 다이오드 D2는 n+-GaAs의 캡층(40c')을 제외한 콜렉터영역(39C')에서 연장하는 n-GaAs층(39')의 한끝 위에 Au 또는 Al에 의한 쇼트키 메탈(87)을 증착하여 형성되고, 저저항소자 RL2는 콜렉터영역(39C')과 쇼트키 다이오드 D2를 구성하는 n-GaAs층과의 사이의 n-GaAs층(39')에 의해서 형성된다. 즉, 콜렉터영역(39C'), 저저항소자 RL2및 쇼트키 다이오드 D2는 공통의 n-GaAs층(39')에 의해서 일체로 구성된다. 또, 고저항소자 RH2는외부 베이스영역(38b')에서 연장된 p+-GaAs층(38')에 의해 일체로 형성된다. 그리고, 제1의 트랜지스터 Tr1에 접속되어 있는 쇼트키 다이오드 D1, 저저항소자 RL1및 고저항소자 RH1의 구성은 상술한 D2, RL2및 RH2와 동일하므로 설명을 생략한다.
최소 라인/스페이서, 1㎛의 룰로 메모리셀을 구성한 경우, 1셀당 11×13μ㎡정도로 되어, 동일 회로의 복합화 된 Si 바이폴라메모리와 같은 정도 이하로 매우 작다. 통상의 에미터톱형의 헤테로접합 바이폴라트랜지스터 구조에서는 에피택셜층을 이용하여 저항소자를 형성하는 것은 일반적으로 곤란하다. 이것은 하층의 n-GaAs층을 저항소자로서 사용하는 경우, n+-GaAs의 서브콜렉터층이 그 밑에 있으므로 수 100Ω이상의 소자를 만드는 것은 사용 면적이 너무 커지며, 또한 p+-GaAs 이온주입층을 사용하는 경우, 그 밑에 n-GaAs층이 있으므로 기생용량 성분이 악영향을 미치는 경우가 있다. 이에 대해 본원 발명에 의한 헤테로접합 바이폴라트랜지스터 구성에서는 이와 같은 곤란성은 없다.
본원 발명에 의하면, 외부 용량이 작아지므로 콜렉터용량, 에미터용량을 작게 할 수 있다. 또한 외부 베이스영역이 에피택셜성장에 의해서 고농도로 형성되므로 외부 베이스저항이 작아지는 동시에, 베이스콘택트면적이 용량을 증가시키지 않고 커질수 있으므로, 베이스콘택트저항을 저하시킬 수 있다. 따라서 고속성이 우수한 헤테로접합형 바이폴라트랜지스터를 얻을 수 있다.
콜렉터, 베이스 및 에미터의 각 영역이 모두 표면에 면하도록 구성되므로, 종래와 같은 전극부착 트렌치의 형성이 필요없게 된다.
또한 이온주입 기술도 필요없게 되며, 소자의 재현성이 높아진다.
그리고 최후의 에피택셜성장으로 진성베이스영역을 형성하므로, 베이스 두께를 극한까지 얇게 형성할 수 있고, 또한 접합의 위치 어긋남이 없다. 따라서 이 종류의 헤테로접합형 바이폴라트랜지스터의 고집적화가 가능해지고 IC화가 용이하게 된다.
Claims (4)
- 에미터 영역과, 베이스영역과, 콜렉터영역으로 이루어지고, 상기 베이스영역의 진성베이스영역과 외부 베이스영역이 기판에 평행한 평면으로 상기 외부 베이스영역으로부터의 횡방향으로 4각형의 형태로 상기 진성베이스영역의 1변에서 서로 연결되고, 상기 돌출되는 4각형의 길이와 폭은 상기 외부 베이스영역보다 작게 되도록 하는 것을 특징으로 하는 헤테로접합형 바이폴라트랜지스터.
- 화합물 반도체기판과, 에미터영역과, 진성베이스영역 및 외부 베이스영역을 가지는 베이스영역과, 콜렉터영역과, 상기 외부 베이스영역과 에미터영역과 상기 화합물 반도체기판과의 사이에 형성된 배리어층으로 이루어지고, 상기 외부 베이스영역 및 에미터 영역은 상기 기판의 표면위에 접하여 지지된 하나의 층으로, 상기 외부 베이스영역과 에미터영역의 인접하는 변만이 상기 하나의 층내에서 서로 접하도록 상기 기판상에 형성되고, 상기 진성베이스영역은 상기 에미터영역위에 중첩되는 것을 특징으로 하는 헤테로접합형 바이폴라트랜지스터.
- 에미터영역과, 콜렉터영역과, 외부 베이스영역 및 진성베이스영역을 가지는 베이스영역으로 이루어지고, 상기 외부 베이스영역 및 에미터 영역은 상기 기판의 표면위에 접하여 지지된 하나의 층으로 상기 기판상에 형성되고, 상기 진성베이스영역은 상기 기판에 대략 평행한 상기 외부 베이스영역으로부터 횡방향으로 돌출되는 중첩영역, 상기 에미터영역에의 중첩영역 및 상기 콜렉터영역에의 중첩영역으로 형성되고, 상기 외부 베이스영역은 상기 콜렉터영역 또는 에미터영역에 모두 중첩되지 않고, 상기 중첩영역의 길이와 폭은 상기 외부 베이스영역의 길이와 폭보다 작고 상기 에미터영역 또는 콜렉터영역에 부분적으로 중첩되고, 또한 상기 콜렉터영역 또는 에미터영역은 상기 베이스영역의 상기 중첩부분의 영역에 형성되고, 상기 진성베이스영역은 상기 중첩부분에 의하여 형성되는 것을 특징으로 하는 헤테로접합형 바이폴라트랜지스터.
- 반도체기판과, 외부 베이스영역과, 에미터영역과, 콜렉터영역과, 상기 외부 베이스영역보다 길이와 폭이 작고, 상기 외부 베이스영역으로부터 횡방향으로 돌출되어 상기 에미터영역과 콜렉터영역 사이에 중첩되는 진성베이스영역으로 이루어지고, 상기 에미터영역 또는 콜렉터영역중 하나의 영역은 상기 기판의 표면위에 지지되는 상기 외부 베이스영역과 함께 하나의 층으로 상기 기판위에 형성되고, 상기 하나의 영역 및 상기 외부 베이스영역은 상기 기판의 표면위에 접하여 있고, 상기 외부 베이스영역은 그 측면에 접한 외부 베이스영역중 일부분에서만 상기 에미터영역 또는 콜렉터영역중 상기 하나의 영역과 접하고, 상기 외부 베이스영역은 상기 에미터영역 또는 콜렉터영역의 다른 부분과 접하지 않고, 상기 콜렉터영역 또는 에미터영역의 다른 부분은 상기 진성베이스영역에 형성되는 것을 특징으로 하는 헤테로접합형 바이폴라트랜지스터.
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