KR0117495Y1 - Exclusive xor circuit - Google Patents
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- KR0117495Y1 KR0117495Y1 KR2019950005195U KR19950005195U KR0117495Y1 KR 0117495 Y1 KR0117495 Y1 KR 0117495Y1 KR 2019950005195 U KR2019950005195 U KR 2019950005195U KR 19950005195 U KR19950005195 U KR 19950005195U KR 0117495 Y1 KR0117495 Y1 KR 0117495Y1
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
본 고안은 논리회로 구성의 가장 기본적인 회로소자로 다지탈 회로 구성시 널리 사용되고 있는 배타적 논리합(Exclusive OR: 이하, XOR이라 함)회로에 관한 것으로, 특히 종래의 회로 구성에 비해 적은 소자로 구성하여 적용되는 칩(chip)등의 면적을 줄이고, 전력소모를 감소시키도록 한 XOR 회로에 관한 것으로, 종래의 구성 보다 적은 구성요로소서 XOR 회로를 구성할 수 있기 때문에 본 고안이 적용되는 회로장치의 규모를 소형화 할 수 있는 효과를 가진다. 구체적으로, 제 1 도의 구성과 같이 XOR회로를 MOS 트랜지스터로 구성하여 사용할 경우에 총 16개의 MOS 트랜지스터가 필요하지만 본 고안과 같이 구성하여 실시할 경우에는 총6개의 MOS 트랜지스터 만이 필요하므로, IC칩의 제작시 칩의 면적을 대폭 줄일 수 있는 효과가 있다.The present invention is the most basic circuit element of the logic circuit configuration, and relates to an exclusive OR circuit which is widely used in the construction of digital circuits. The present invention relates to an XOR circuit designed to reduce the area of a chip or the like, and to reduce power consumption. Since the XOR circuit can be configured with fewer components than a conventional configuration, the size of the circuit device to which the present invention is applied is reduced. It has an effect that can be miniaturized. Specifically, 16 MOS transistors are required when the XOR circuit is configured and used as the MOS transistor as shown in FIG. 1, but only 6 MOS transistors are required when the circuit is constructed and implemented according to the present invention. In manufacturing, there is an effect that can significantly reduce the area of the chip.
Description
제 1 도는 종래의 XOR 회로 구성도,1 is a configuration diagram of a conventional XOR circuit,
제 2 도는 본 고안에 따른 XOR 회로의 구성도.2 is a block diagram of an XOR circuit according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
M1~M2 : PMOS 트랜지스터M1 ~ M2: PMOS transistor
M3~M4 : NMOS 트랜지스트M3 ~ M4: NMOS Transistor
본 고안은 논리회로 구성의 가장 기본적인 회로소자로 디지탈 회로 구성시 널리 사용되고 있는 배타적 논리합(Exclusive OR : 이하, XOR이라 함)회로에 관한 것으로, 특히 종래의 회로 구성에 비해 적은 소자로 구성하여 적용되는 칩(chip)등의 면적을 줄이고, 전력소모를 감소시키도록 한 XOR 회로에 관한 것이다.The present invention is the most basic circuit element of the logic circuit configuration, and relates to the exclusive OR (XOR) circuit widely used in the digital circuit configuration, in particular, it is applied to configure less elements than the conventional circuit configuration The present invention relates to an XOR circuit that reduces the area of a chip or the like and reduces power consumption.
본 고안과 관련된 종래의 기술을 제1도를 참조하여 살펴본다.The prior art related to the present invention will be described with reference to FIG.
제 1 도는 종래의 XOR 회로 구성도로서, 도면에서와 같이 종래의 배타적 논리합 연산회로의 구성은, 배타적 논리합 연산대상인 두 입력신호(A,B)를 입력받아 부정 논리곱 연산하여 출력하는 NAND 게이트(G1)와, 상기 두 입력신호(A,B)를 입력받아 논리합 연산하여 출력하는 OR 게이트(G2)와, 상기 NAND 게이트(G1)와 OR 게이트(G2)의 출력신호를 입력받아 부정 논리곱 연산하여 출력하는 NAND 게이트(G3)와, 상기 NAND 게이트(G3)의 출력을 입력받아 반전시켜 출력하는 NOT 게이트(G4)를 구비한다.FIG. 1 is a block diagram of a conventional XOR circuit. As shown in the drawing, the structure of a conventional exclusive OR circuit includes a NAND gate that receives two input signals A and B, which are subject to an exclusive OR operation, and performs an AND logic operation on an output. G1), an OR gate G2 that receives the two input signals A and B, and performs an OR operation, and outputs the NAND gate G1 and an OR gate G2. And a NAND gate G3 for outputting and a NOT gate G4 for receiving the output of the NAND gate G3 and inverting the same.
상기와 같이 구성되는 종래의 XOR 회로는 상기 하나의 입력과 하나의 출력을 가진 NOT 게이트(G4)를 CMOS로 구성하면 각각 하나의 PMOS와 NMOS로 구성되어 총 2개의 트랜지스터(Transistor)가 구성상 소요되고, 같은 방식으로 살펴보면, 상기 두개의 입력과 하나의 출력을 가진 NAND 게이트(G1 또는 G3)는 총 4개의 트랜지스터로, 상기 두개의 입력과 하나의 출력을 가진 OR 게이트(G2)는 총 6개의 트랜지스터로 구성된다.In the conventional XOR circuit configured as described above, when the NOT gate G4 having one input and one output is configured in CMOS, each transistor is composed of one PMOS and NMOS, and a total of two transistors are required. In the same manner, the NAND gate G1 or G3 having the two inputs and one output is a total of four transistors, and the OR gate G2 having the two inputs and one output is a total of six transistors. It consists of a transistor.
따라서, 종래의 배타적 논리합 회로를 구성하기 위하여는 총 16개의 트랜지스터(PMOS 8개와 NMOS 8개)가 필요하므로 디지탈 논리회로를 내장한 칩의 구현시 칩의 면적을 적게하는데 한계가 있고, 전력소모도 큰 문제점이 있었다.Therefore, since a total of 16 transistors (eight PMOS and eight NMOS) are required to construct a conventional exclusive OR circuit, there is a limit to reducing the chip area when implementing a chip having a digital logic circuit. There was a big problem.
따라서, 상기 종래기술을 해결하기 위하여 안출된 본 고안은, 구성요소인 소자의 수를 줄여 적용에 소요되는 면적과 전력소모를 줄인 XOR 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an XOR circuit which reduces the area and power required for application by reducing the number of elements as components.
상기 목적을 달성하기 위하여 본 고안은, 연산대상으로 입력되는 제 1 및 제 2 입력신호 중 제 1 입력신호 반전시켜 출력하는 반전수단과, 상기 반전수단의 출력신호를 입력받아 제어단으로 입력받는 제 2 입력신호에 따라 온/오프 스위칭하여 출력하는 제 1 스위칭 소자와, 상기 제 2 입력신호를 입력받아 제어단으로 입력받는 상기 반전수단의 출력신호에 따라 온/오프 스위칭하여 출력하는 제2 스위칭소자와, 상기 제 1 입력신호를 입력받아 제어단으로 입력받는 제 2 입력신호에 따라 온/오프 스위칭하여 출력하는 제 3 스위칭 소자, 및 상기 제 2 입력신호를 입력받아 제어단으로 입력받는 제 1 입력신호에 따라 온/오프 스위칭하여 출력하는 제 4 스위칭 소자를 구비한다.In order to achieve the above object, the present invention provides an inverting means for inverting and outputting a first input signal among first and second input signals input to a calculation target, and a second input receiving an output signal of the inverting means. A first switching device for switching on and off in response to an input signal and a second switching device for switching on and off in response to an output signal of the inverting means receiving the second input signal and being input to a control terminal; And a third switching element configured to receive the first input signal and switch on / off according to a second input signal input to a control terminal, and to output the second input signal to the control terminal. And a fourth switching element configured to switch on / off and output according to the signal.
이하, 첨부된 제 2 도를 참조하여 본 고안의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying FIG. 2.
제 2 도는 본 고안의 일실시예에 따른 XOR 회로의 구성도로서, 스위칭 소자로서 CMOS 트랜지스터를 사용하여 구현한 구성을 보이며, 도면에서 A,B는 연산대상으로서 입력되는 신호, M1~M4 는 MOS 트랜지스터, G5는 NOT게이트를 각각 나타낸다.2 is a configuration diagram of an XOR circuit according to an embodiment of the present invention, and shows a configuration implemented using a CMOS transistor as a switching element, in which A and B are signals input as a calculation target, and M1 to M4 are MOSs. The transistor G5 represents a NOT gate, respectively.
도면에 도시한 바와 같이 본 고안의 일실시예에서는 M1,M2는 PMOS 트랜지스터로, M3,M4는 NMOS 트랜지스터로 구성하였는 바, 이들의 입력신호 인가에 따른 동작을 통해 전체회로의 동작을 살펴보면 다음과 같다.As shown in the drawing, in the embodiment of the present invention, M1 and M2 are configured as PMOS transistors and M3 and M4 are configured as NMOS transistors. same.
먼저, A=0, B=0 인 경우,First, if A = 0, B = 0,
제1 PMOS 트랜지스터(M1)는 입력단인 소오스단으로 A를 입력받고, 제어단인 게이트단으로 B를 입력받으므로, 온(ON)되어 로직 '0'인 A를 출력단인 드레인단을 통해 출력하고, 제 2 PMOS 트랜지스터(M2)는 입력단인 소오스단으로 B를 입력받고, 제어단인 게이트단으로 A를 입력받으므로, 온(ON) 되어 로직 '0'인 B를 출력단인 드레인단으로 출력한다. 그리과 제 NMOS 트랜지스터(M3)는 입력단인 드레인단으로 A를 입력받고, 제어단인 게이트단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받으므로 온 되어, 로직 '0' 인 'A'를 출력단인 소오스단을 통해 출력하며, 제 2 NMOS 트랜지스터(M4)는 입력단인 드레인단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받고 제어단인 게이트 단으로 A를 입력받아 오프(OFF)되므로 출력단고 오프된다. 따라서, 연산대상인 A,B 신호값이 모두 '0'인 경우, 상기 4개의 트랜지스터의 출력단이 공통접속된 배타적 논리합 신호 '0'이 출력된다.Since the first PMOS transistor M1 receives A through the source terminal, which is an input terminal, and B through the gate terminal, which is a control terminal, the first PMOS transistor M1 is turned on to output A having a logic '0' through the drain terminal, which is an output terminal. Since the second PMOS transistor M2 receives B through the source terminal serving as an input terminal and A through the gate terminal serving as the control terminal, the second PMOS transistor M2 is turned on to output B having a logic '0' to the drain terminal serving as the output terminal. . The NMOS transistor M3 receives A as a drain terminal as an input terminal and B through a NOT gate G5 as a gate terminal as a control terminal. Is turned on and outputs 'A' which is logic '0' through the source terminal which is the output terminal, and the second NMOS transistor M4 is the drain terminal which is the input terminal B through the NOT gate G5, that is, The output terminal is turned off because the input signal is turned off and the output signal is turned off. Therefore, when the A and B signal values to be calculated are both '0', the exclusive OR signal '0' to which the output terminals of the four transistors are commonly connected is output.
다음으로, A=0, B=1인 경우,Next, if A = 0, B = 1,
제 1 PMOS 트랜지스터(M1)는 입력단인 소오스단으로 A를 입력받고, 게이트단으로 B를 입력받으므로, 오프되어 출력단과 오픈되고, 제2 PMOS 트랜지스터(M2)는 입력단인 소오스단으로 B를 입력받고, 게이트단으로 A를 입력받으므로, 온(ON)되어 로직 '1'인 B를 출력단인 드레인단으로 출력한다. 그리고, 제 1 NMOS 트랜지스터(M3)는 입력단인 드레인단으로 A를 입력받고, 게이트단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받으므로 오프되어 출력단과 오픈되며, 제 2 NMOS 트랜지스터(M4)는 입력단인 드레인단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받고, 게이트단으로 A를 입력받아오프 되므로 출력단과 오픈된다. 따라서, 연산대상인 A,B 신호값이 각각 '0', '1'인 경우, 상기 4개의 트랜지스터의 출력단이 공통접속된 배타적 논리합 출력단에는 논리신호 '1'이 출력된다.Since the first PMOS transistor M1 receives A through the source terminal, which is an input terminal, and receives B through the gate terminal, the first PMOS transistor M1 is turned off and opens with the output terminal. The second PMOS transistor M2 inputs B through the source terminal, which is an input terminal. Since A is input to the gate terminal, it is turned on to output B, which is a logic '1', to the drain terminal which is the output terminal. The first NMOS transistor M3 receives A through the drain terminal, which is an input terminal, and B through the NOT gate G5, that is, the gate terminal, that is, Is turned off and is open to the output terminal. The second NMOS transistor M4 is the drain terminal which is the input terminal. Is inputted, and A is inputted to the gate terminal, so that the output terminal is opened. Therefore, when the A and B signal values to be calculated are '0' and '1', respectively, the logic signal '1' is output to the exclusive logical sum output terminal in which the output terminals of the four transistors are commonly connected.
또한, A=1, B=0인 경우,Also, if A = 1, B = 0,
제 1 PMOS 트랜지스터(M1)는 입력단인 소오스단으로 A를 입력받고, 게이트단으로 B를 입력받으므로, 온되어 출력단인 드레인단으로 로직 '1'인 A를 출력하고, 제 2 PMOS 트랜지스터(M2)는 입력단인 소오스단으로 B를 입력받고, 제어단인 게이트단으로 A를 입력받으므로, 오프되어 출력단과 오픈된다. 그리고, 제 1 NMOS 트랜지스터(M3)는 입력단인 드레인단으로 A를 입력받고, 게이트단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받으므로 온되어 로직 '1'인 'A'를 출력단인 소오스단으로 출력하며, 제 2 NMOS 트랜지스터(M4)는 입력단인 드레인단으로 NOT 게이트(G5)를 통한 B 즉를 입력받고, 제어단인 게이트 단으로 A를 입력받아 온 되므로 출력단인 소오스단으로 로직 '1'인 A를 출력한다. 따라서, 연산대상인 A,B 신호값이 각각 '1', '0'인 경우, 상기 4개의 트랜지스터의 출력단이 공통접속된 배타적 논리합 출력단에는 논리신호 '1'이 출력된다.Since the first PMOS transistor M1 receives A through the source terminal, which is an input terminal, and B through the gate terminal, the first PMOS transistor M1 is turned on to output A, which is a logic '1', to the drain terminal, which is an output terminal, and the second PMOS transistor M2. ) Is input to the source terminal, which is an input terminal, and A is input to the gate terminal, which is a control terminal. The first NMOS transistor M3 receives A through the drain terminal, which is an input terminal, and B through the NOT gate G5, that is, the gate terminal, that is, Is turned on and outputs 'A', which is logic '1', to the source terminal, which is an output terminal, and the second NMOS transistor M4 is the drain terminal, which is an input terminal, that is, B through the NOT gate G5. Is inputted, and A is inputted to the gate terminal, which is the control terminal, and outputs A, which is a logic '1', to the source terminal, which is the output terminal. Therefore, when the A and B signal values to be calculated are '1' and '0', respectively, the logic signal '1' is output to the exclusive logical sum output terminal in which the output terminals of the four transistors are commonly connected.
마지막으로, A=1, B=1인 경우,Finally, if A = 1, B = 1,
제 1 PMOS 트랜지스터(M1)는 입력단인 소오스단으로 A를 입력받고, 게이트단으로 B를 입력받으므로, 오프되어 출력단과 오픈되고, 제 2 PMOS 트랜지스터(M2)는 입력단인 소오스단으로 B를 입력받고, 제어단인 게이트단으로 A를 입력받으므로, 역시 오프되어 출력단과 오픈된다. 그리고, 제 NMOS 트랜지스터(M3)는 입력단인 드레인단으로 A를 입력받고, 제어단인 게이트단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받으므로 오프되어 출력단과 오프되고, 제 2 NMOS 트랜지스터(M4)는 입력단인 드레인단으로 NOT 게이트(G5)를 통한 B, 즉를 입력받고, 제어단인 게이트 단으로 A를 입력받아 온 되므로 출력단인 소오스단으로 로직 '0'인를 출력한다. 따라서, 연산대상인 A,B신호값이 각각 '1','1'인 경우, 상기 4개의 트랜지스터의 출력단이 공통접속된 배타적 논리합 출력단에는 논리신호 '0'이 출력된다.Since the first PMOS transistor M1 receives A through the source terminal, which is an input terminal, and receives the B through the gate terminal, the first PMOS transistor M1 is turned off and opens with the output terminal. The second PMOS transistor M2 receives B through the source terminal, which is an input terminal. And A is inputted to the gate terminal, which is the control terminal, and is thus turned off and opened with the output terminal. The NMOS transistor M3 receives A as a drain terminal as an input terminal and B through a NOT gate G5 as a gate terminal as a control terminal. Is turned off and is turned off from the output terminal. The second NMOS transistor M4 is the drain terminal which is the input terminal. Is inputted, and A is inputted to the gate terminal, which is the control terminal, so logic '0' is output to the source terminal, which is the output terminal. Outputs Therefore, when the A and B signal values to be calculated are '1' and '1', respectively, the logic signal '0' is output to the exclusive logical sum output terminal in which the output terminals of the four transistors are commonly connected.
이상과 같이 구성되어 동작하는 본 고안의 입력신호에 따른 동작 상태와 그에 따른 출력신호값을 일목요연하게 나타내면 아래의 [표 1]과 같다.When the operation state according to the input signal of the present invention configured and operated as described above and the output signal value accordingly are clearly shown, they are as shown in Table 1 below.
[표 1]TABLE 1
상기한 바와 같이 본 고안은 XOR 회로의 동작을 수행함을 알 수 있으며, 상기한 실시예에서는 구성소자를 MOS 트랜지스터를 사용하여 구현한 예를 설명하였지만 PMOS 트랜지스터는 바이어스단에 로우(low) 신호를 인가할 때 온 되는 스위칭소자(P형 트랜지스터 등)로서 대치가능하고, NMOS 트랜지스터는 바이어스단에 하이(high) 신호를 인가할 때 온 되는 스위칭소자(N형 트랜지스터 등)로서 대치가능하다.As described above, it can be seen that the present invention performs the operation of the XOR circuit. In the above-described embodiment, the MOS transistor has been described as an example, but the PMOS transistor applies a low signal to the bias stage. Is replaced by a switching element (such as a P-type transistor) that is turned on, and an NMOS transistor is replaceable as a switching element (such as an N-type transistor) that is turned on when a high signal is applied to the bias stage.
따라서, 상기와 같이 구성되어 동작하는 본 고안은, 종래의 구성보다 적은 구성요소로서 XOR 회로를 구성할 수 있기 때문에 본 고안이 적용되는 회로장치의 규모를 소형화 할 수 있는 효과를 가진다. 구체적으로, 제 1 도의 구성과 같이 XOR회로를 MOS 트랜지스터로 구성하여 사용할 경우에 총 16개의 MOS 트랜지스터가 필요하지만 본 고안과 같이 구성하여 실시할 경우에는 총 6개의 MOS 트랜지스터 만이 필요하므로, IC칩의 제작시 칩의 면적을 대폭 줄일 수 있는 효과가 있다.Therefore, the present invention constructed and operated as described above has the effect of miniaturizing the scale of the circuit device to which the present invention is applied because the XOR circuit can be configured with fewer components than the conventional configuration. Specifically, 16 MOS transistors are required when the XOR circuit is configured and used as the MOS transistor as shown in FIG. 1, but only 6 MOS transistors are required when the circuit is constructed and implemented according to the present invention. In manufacturing, there is an effect that can significantly reduce the area of the chip.
Claims (4)
Priority Applications (1)
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|---|---|---|---|
| KR2019950005195U KR0117495Y1 (en) | 1995-03-23 | 1995-03-23 | Exclusive xor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950005195U KR0117495Y1 (en) | 1995-03-23 | 1995-03-23 | Exclusive xor circuit |
Publications (2)
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|---|---|
| KR960032935U KR960032935U (en) | 1996-10-24 |
| KR0117495Y1 true KR0117495Y1 (en) | 1998-06-01 |
Family
ID=19409733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950005195U KR0117495Y1 (en) | 1995-03-23 | 1995-03-23 | Exclusive xor circuit |
Country Status (1)
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| KR (1) | KR0117495Y1 (en) |
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1995
- 1995-03-23 KR KR2019950005195U patent/KR0117495Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR960032935U (en) | 1996-10-24 |
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