KR0116662Y1 - Error detecting decoder - Google Patents

Abstract

본 발명은 각종기록 매체에 기록되는 데이타의 오류판별을 병렬로 처리하도록 하여 고속처리를 구현토록 한 오류검출 부호 디코더에 관한 것이다.The present invention relates to an error detection code decoder for implementing high-speed processing by performing error discrimination of data recorded on various recording media in parallel.

이러한 본 발명은 오류검출 병렬데이타를 입력 클럭에 동기시켜 일시 저장한 후 출력하는 제1레지스터와, 상기 제1레지스터의 병렬 출력 데이타로 부터 최하위 비트에서 최상위 비트를 분리하여 함수의 차수로 제산하고 그 결과신호를 출력하는 순서오류검출부호 디코딩수단과, 상기 순서오류 검출부호 디코딩수단에서 출력되는 데이타를 논리합하여 그 결과값으로 오류유무를 판별하는 오류판별수단으로 구성한다.The present invention divides an error detection parallel data into an order of a function by separating the most significant bit from the least significant bit from the first register to temporarily store and output the data after synchronizing with the input clock. An order error detection code decoding means for outputting a result signal, and an error discriminating means for determining whether or not there is an error as a result value by ORing the data output from the order error detection code decoding means.

Description

오류 검출 부호 디코더Error detection code decoder

제1도는 종래 오류검출부호 디코더의 구성도.1 is a block diagram of a conventional error detection code decoder.

제2도는 제1도에 의해 순회 용장 부호가 16이고, P(X)=X¹⁶+X¹⁵+X²+1일 때 수신정보 m(11000001)을 계산한 결과값 표시도.FIG. 2 is a view showing results of calculating received information m (11000001) when the circuit redundancy code is 16 and P (X) = X ¹⁶ + X ¹⁵ + X ² +1 according to FIG.

제3도는 본 고안 오류검출부호 디코더의 구성도.3 is a block diagram of the present invention error detection code decoder.

제4도는 제3도의 순서오류검출부호 디코더의 상세 구성도.4 is a detailed configuration diagram of the sequence error detection code decoder of FIG.

제5도는 제3도에 의해 순회용장 부호가 16이고, P(X)=X¹⁶+X¹⁵+X²+1일 때 수신정보 m(11000001)을 계산한 결과값 표시도.5 is a diagram showing the result of calculating the reception information m (11000001) when the circuit redundancy code is 16 and P (X) = X ¹⁶ + X ¹⁵ + X ² +1 according to FIG.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

100:8비트 레지스터200:순서오류검출부호 디코딩부100: 8-bit register 200: Sequence error detection code decoding section

300:16비트 레지스터400:오류판별부300: 16 bit Register 400: Error discrimination unit

본 발명은 오류 검출 부호 디코더에 관한 것으로, 특히 각종기록 매체에 기록되는 데이타의 오류판별을 병렬로 처리하도록 하여 고속처리를 구현토록 한 오류검출 부호 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error detection code decoder, and more particularly, to an error detection code decoder for implementing high-speed processing by performing error discrimination of data recorded on various recording media in parallel.

일반적으로 각종 기록 매체에 정보를 기록할 때는 에러의 유무를 판단하는 오류검출부호(Error Detection Code:이하 EDC라 약칭함) 디코더를 구비한다.Generally, when recording information on various recording media, an error detection code (hereinafter abbreviated as EDC) decoder for determining the presence or absence of an error is provided.

그리하여 정보를 기록하는 과정, 전송하는 과정, 수신처리 과정에서 발생하는 오류를 판별하여 데이타의 신뢰성 판단 및 에러 발생시 에러정정이 가능하도록 한다.Thus, errors occurring in the process of recording the information, the transmission, and the reception processing are determined so that the reliability of the data can be determined and the error can be corrected when an error occurs.

EDC 디코더에는 순회용장 부호(Cyclic Redundancy Code: 이하 CRC라 약칭함)를 대표적으로 사용한다.In the EDC decoder, a cyclic redundancy code (hereinafter abbreviated as CRC) is typically used.

즉, 정보장을 C=(C_k, C_k-1, C_k-2…C₁, C_o)라 할 때 이것을 다항식으로 표현하면 c(x)=(C_kX^k+C_k-1X^k-1+…+C₂+X²+C₁X+C₀이다.In other words, when the information field is C = (C _k , C _k-1 , C _k-2 … C ₁ , C _o ), if this is expressed as polynomial, c (x) = (C _k X ^k + C _k-1 X ^k-1 +… + C ₂ + X ² + C ₁ X + C ₀ .

차수가 n-k인 CRC함수 P(X)로 나누면 (cx)X^n-k=P(x)q(x)+r(x)……식(1)로 표현되며, m(x)=C(x)X^n--r(x)=C(X)X^n-k+r(x)=q(x)p(x)……식(2)이 된다.Dividing by the CRC function P (X) of order nk, (cx) X ^nk = P (x) q (x) + r (x)... … Represented by equation (1), m (x) = C (x) X ^n- r (x) = C (X) X ^nk + r (x) = q (x) p (x)... … Equation (2) is obtained.

상기 식(2)에서 이진체계에서 감산은 가산과 같이 표현할 수 있으므로 c(x)-r(x)와 c(x)+r(x)는 동격이다.Subtraction in the binary system in Equation (2) can be expressed as addition, so c (x) -r (x) and c (x) + r (x) are equivalent.

이때 m(x)의 차수는 정보장의 차수 k에 CRC 함수의 차수 n-k를 곱하면 n이 된다.At this time, the order of m (x) is n when the order k of the information field is multiplied by the order n-k of the CRC function.

따라서,therefore,

m(x)=m_nXⁿ+m_n-1X^n-1+……+m₁x+m_o이고,m (x) = m _n X ⁿ + m _n-1 X ^n-1 +... … + m ₁ x + m _o ,

m=(m_n, m_n-1, m_n-2,……m₁, m_o)으로 표시할 수 있다.m = (m _n , m _n-1 , m _n-2 , …… m ₁ , m _o ).

오류의 유무판별은 수신정보를 m'(x)라 하면 이것을 CRC함수 P(X)로 제산하여 그 나머지의 유무를 판단하면 된다.In the case of error discrimination, if the received information is m '(x), this is divided by the CRC function P (X) to determine whether there is a remainder.

즉, m'(x)=m(x)이면 m'(x)=p(x)q(x)이므로 오류가 없는 것으로 판단하게 되며, m'(x)≠m(x)이면 p(x)로 제산할 경우 나머지가 존재하므로 오류발생으로 판별하게 된다.That is, if m '(x) = m (x), it is determined that there is no error because m' (x) = p (x) q (x). If m '(x) ≠ m (x), p (x) If you divide by), it is determined that an error occurs because the remainder exists.

제1도는 상기와 같이 데이타의 오류를 검출하는 종래 오류검출부호 디코더의 구성도로서, 이에 도시한 바와 같이 최종적으로 출력되는 데이타와 입력되는 직렬데이타와를 배타적 논리합하여 그 결과신호를 출력하는 제1배타적 오아게이트(1)와, 상기 제1배타적 오아게이트(1)의 출력데이타를 일시저장하는 제1시프트 레지스터(2)와, 상기 제1시프트 레ㅈ스터(2)에서 일시 저장된 데이타와 상기 제1배타적 오아게이트(1)의 출력데이타와를 배타적 논리합하여 그 결과신호를 출력하는 제2배타적 오아게이트(3)와, 상기 제2배타적 오아게이트(3)의 출력 데이타를 일시저장하기 위한 제2시프트 레지스터(4)와, 상기 제2시프트 레지스터(4)의 출력 데이타와 상기 제1배타적 오아게이트(1)의 출력데이타와를 배타적 논리합 하여 그 결과신호를 출력하는 제3배타적 오아게이트(5)와, 상기 제3배타적 오아게이트(5)의 출력데이타를 일시저장한 후 출력하여 상기 제1배타적 오아게이트(1)에 최종출력데이타로 피이드백시키는 제3시프트레지스터(6)와, 상기 제1 내지 제3시프트 레지스터(2,4,6)의 각 출력 비트를 논리합하여 그 결과신호를 오류판별값으로 출력하는 오아게이트(7)로 구성되어 있다.FIG. 1 is a block diagram of a conventional error detection code decoder that detects an error in data as described above. As shown in FIG. 1, an exclusive logical sum of the data finally outputted and the serial data inputted therein is provided. An exclusive oragate 1, a first shift register 2 temporarily storing the output data of the first exclusive oragate 1, data temporarily stored in the first shift register 2 and the first data; A second exclusive oragate 3 for exclusively ORing the output data of the one exclusive oragate 1 and outputting the resultant signal, and a second for temporarily storing the output data of the second exclusive oragate 3; A third exclusive error that exclusively ORs the shift register 4, the output data of the second shift register 4, and the output data of the first exclusive oragate 1, and outputs the resultant signal. A third shift register 6 for temporarily storing and outputting the gate 5 and the output data of the third exclusive oragate 5 and feeding back the final exclusive data to the first exclusive oragate 1; And an orifice 7 for ORing each output bit of the first to third shift registers 2, 4 and 6 and outputting the resultant signal as an error discrimination value.

이와 같이 구성된 종래 오류검출부호 디코더의 동작을 첨부한 도면 제2도를 참조하여 상세히 설명하면 다음과 같다.The operation of the conventional error detection code decoder configured as described above will be described in detail with reference to FIG. 2.

먼저, 제1도는 CRC16(C함수의 차수가 16)인 P(X)=X¹⁶+X¹⁵+X²+1를 이용한 EDC이다.First, FIG. 1 is an EDC using P (X) = X ¹⁶ + X ¹⁵ + X ² +1, which is CRC16 (order C function is 16).

수신정보(10000011)를 직렬로 통과시키면 결과적으로 제산이 수행되고, 나머지는 제1 내지 제3시프트 레지스터(2,4,6)에 저장된다.When the reception information 10000011 is passed in series, division is performed as a result, and the remainder is stored in the first to third shift registers 2, 4, and 6.

즉, 수신정보(10000011)는 제1배타적 오아게이트(1)에서 제3시프트 레지스터(6)로 부터 최종적으로 출력되는 나머지 데이타와 배타적 논리합되어 그 결과신호가 제1, 제2배타적 오아게이트(3)(5)에 피이드백된다.That is, the reception information 10000011 is exclusively ORed with the remaining data finally output from the third shift register 6 in the first exclusive orgate 1 so that the resultant signal is the first or second exclusive orifice 3. Is fed back to (5).

아울러 제1배타적 오아게이트(1)의 출력데이타는 제1 내지 제3시프트 레지스터(2)(4)(6)에 저장되며, 한번 연산시 마다 저장값(X⁰~X¹⁵)은 우로 한자리씩 자리이동을 하게 된다.In addition, by first XOR Iowa output data of the gate (1) it is the first to the third shift register (2) (4) is stored in (6), once calculated the stored value (X ⁰ ~ X ¹⁵⁾ each is right one place You will be moved.

이러한 이동을 수행하여 전 데이타가 이동을 완료하게 되면 제1 내지 제3시프트 레지스터(2)(4)(6)에는 제산한 나머지가 남게 된다.When all the data is completed by performing this shift, the remainder of the division is left in the first to third shift registers 2, 4 and 6.

오류의 유,무판별은 그 나머지가 0인가 아닌가를 판별함으로써 결정하므로 상기 저장값 (X⁰~X¹⁵) 전부를 오아게이트(7)로 논리합한후 그 결과값으로 판별을 하게 된다.The determination of the presence or absence of an error is determined by determining whether the remainder is 0 or not, so that all of the stored values (X ⁰ to X ¹⁵ ) are logically summed with the oragate 7 and then the result is determined.

제2도는 수신정보 m(x)가 m(x)=(11000001)일 때 EDC 디코더에 수신 정보 전부가 통과할 때의 제1 내지 제3시프트 레지스터(2)(4)(6)에 저장된 값의 변화를 나타낸 것이다.2 is a value stored in the first to third shift registers (2) (4) (6) when all received information passes through the EDC decoder when the received information m (x) is m (x) = (11000001). The change is shown.

그러나 이러한 종래의 오류검출부호 디코더는 오류를 검출할 데이타를 직렬로 처리하기 때문에 처리 데이타가 병렬일 경우 직렬 데이타로 변환하여 처리하여야 하므로 직렬변환에 따른 시간지연이 있어 데이타의 고속처리가 불가능한 문제점이 있었다.However, since the conventional error detection code decoder processes data to detect an error in serial, if the processed data is parallel, the data must be converted to serial data and processed. Therefore, there is a time delay due to serial conversion, which makes fast data processing impossible. there was.

일예로써 처리 데이타가 8bit일 경우, 직렬로 처리하기 위해서는 1/8크기의 클럭이 부가적으로 필요한데 고속처리의 경우 8bit를 처리하는 클럭의 크기가 200~300ns 크기이므로 이것을 1/8로 하면 30~40ns크기의 클럭이 필요하다.For example, if the processing data is 8 bits, an additional 1/8 size clock is required for serial processing. In the case of high speed processing, the size of the clock processing 8 bits is 200 to 300 ns. A 40ns clock is required.

그러나 데이타 처리의 안정성을 고려할 경우 30~40ns의 클럭을 사용하기가 어렵다.However, considering the stability of data processing, it is difficult to use a clock of 30-40 ns.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 고안의 목적은 각종기록 매체에 기록되는 데이타의 오류검출을 병렬로 처리가능하도록 하여 데이타의 고속처리가 가능토록 오류검출부호 디코더를 제공함에 있다.Accordingly, an object of the present invention is to solve the above-described problems, and an object of the present invention is to enable error detection of data recorded on various recording media in parallel so that high-speed data processing is possible. In providing.

이러한 본 고안의 목적을 달성하기 위한 수단은 오류검출 데이타를 입력클럭에 동기시켜 일시저장한 후 출력하는 제1레지스터와, 상기 제1레지스터의 출력 데이타로 부터 최하위 비트에서 최상위 비트까지를 분리하여 함수의 차수로 제산하고 그 결과 신호를 출력하는 순서 오류검출부호 디코딩수단과, 상기 순서오류 검출부호 디코딩수단에서 출력되는 데이타를 논리합하여 오류유무를 판별하는 오류판별수단으로 이루어짐으로써 달성되는 것으로, 이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Means for achieving the object of the present invention is a function that separates the first bit from the least significant bit to the most significant bit from the output data of the first register and the first register to temporarily store the error detection data in synchronization with the input clock It is achieved by a sequence error detection code decoding means for dividing by the order of and outputting a signal, and an error discriminating means for determining the presence or absence of an error by logically combining the data output from the sequence error detection code decoding means. Based on the accompanying drawings of the invention in detail as follows.

제3도는 본 고안 오류검출 부호 디코더의 구성도로서, 이에 도시한 바와 같이 입력 8비트 데이타(Data)를 클럭(CLK)에 동기시켜 일시저장한 후 출력하는 8비트레지스터(100)와, 상기 8비트 레지스터(100)로 부터 출력되는 8비트 데이타[7:0]를 최하위 비트(bit0)에서 최상위 비트(bit7)까지를 분리하여 함수의 차수로 제산하고 그 결과신호를 출력하는 제1 내지 제8순서오류검출부호 디코더(201~208)로 이루어진 순서오류검출부호 디코딩부(200)와, 상기 순서오류검출부호 디코딩부(200)의 제8순서 오류 검출부호 디코더(208)로부터 출력되는 16비트 데이타를 클럭(CLK)에 동기시켜 일시저장 한 후 상기 제1순서오류검출부호 디코더(201)에 데이타(D[15:0])로 피이드백 시키는 16비트 레지스터(300)와, 상기 순서오류검출부호 디코딩부(200)로 부터 출력되는 16비트 데이타를 논리합하여 그 결과신호를 데이타 오류판별값으로 출력하는 오류판별부(40)로 구성하였다.3 is a block diagram of an error detection code decoder of the present invention. As shown in FIG. 3, an 8-bit register 100 for temporarily storing input 8-bit data Data in synchronization with a clock CLK and outputting the same is shown in FIG. The first to eighth bits of the 8-bit data [7: 0] output from the bit register 100 are divided by the order of the function by separating the least significant bit (bit0) from the most significant bit (bit7) and outputting the resultant signal. 16-bit data output from the sequence error detection code decoding unit 200 including the sequence error detection code decoders 201 to 208 and the eighth sequence error detection code decoder 208 of the sequence error detection code decoding unit 200. And a 16-bit register 300 for temporarily storing the data in synchronization with a clock CLK and feeding back the data D [15: 0] to the first sequence error detection code decoder 201, and the sequence error detection code. Logic 16-bit data output from the decoding unit 200. W formed the resulting signal to the error detection unit 40 and outputting a data error determination value.

이와 같이 구성한 본 고안 오류검출부호 디코더의 작용, 효과를 첨부한 도면 제4도 및 제5도에 의거 상세히 설명하면 다음과 같다.The operation and effects of the inventive error detection code decoder constructed as described above will be described in detail with reference to FIGS. 4 and 5.

먼저 오류를 검출하기 위한 입력데이타가 8비트 (D[7:0])라고 할 때 8비트 레지스터(10)는 이 입력 8비트 데이타(D[7:0])를 클럭(CLK)에 동기시켜 일시저장한 후 8비트 병렬데이타로 출력시키게 된다.First, when the input data for detecting an error is 8 bits (D [7: 0]), the 8-bit register 10 synchronizes the input 8-bit data D [7: 0] with the clock CLK. After saving temporarily, it outputs as 8-bit parallel data.

8비트 레지스트(100)로 부터 출력되는 8비트 병렬 데이타를 순서오류검출부호 디코더부(200)는 그 8비트 병렬데이타의 상,하위 비트를 분리하여 제1 내지 제8순서오류 검출부호 디코더(201~208)로 처리하게 된다.The 8-bit parallel data output from the 8-bit resister 100 is the sequence error detection code decoder 200 to separate the upper and lower bits of the 8-bit parallel data first to eighth order error detection code decoder 201. ~ 208).

즉, 상기 8비트 레지스터(100)에서 출력되는 8비트 병렬 데이타의 최하위 비트값(bit0)은 제1순서오류검출부호 디코더(201)에 입력되며, 그 다음 비트값(bit1)은 제2순서오류검출부호 디코더(201)에 입력되고, 이런 식으로 해서 8비트 병렬데이타의 최상위 비트값(bit7)은 제8순서 오류검출부호 디코더(208)에 입력되어 진다.That is, the least significant bit value bit0 of 8-bit parallel data output from the 8-bit register 100 is input to the first sequence error detection code decoder 201, and the next bit value bit1 is the second sequence error. The most significant bit value bit7 of 8-bit parallel data is input to the eighth order error detection code decoder 208 in this manner.

따라서, 제1 내지 제8순서오류 검출부호 디코더(201~208)는 그 각각 입력되는 데이타(bit0~bit7)를 처리하게 되는데 이는 하기와 같다.Accordingly, the first to eighth order error detection code decoders 201 to 208 process the input data bit0 to bit7, respectively, as follows.

먼저 제1순서오류 검출부호 디코더(201)는 8비트 병렬데이타의 최하위 비트값(bit0)을 16비트 레지스터(300)에서 출력되는 16비트 병렬데이타와 연산하여 그 결과값을 출력하게 된다.First, the first sequence error detection code decoder 201 calculates the lowest bit value bit0 of 8-bit parallel data with 16-bit parallel data output from the 16-bit register 300 and outputs the result value.

즉, 제1순서오류 검출부호 디코더(201)는 제4도에 도시한 바와 같이 16비트 레지스터(300)의 출력을 D[0]~D[15]라 하고, 최하위 비트(bit0)를 DBIT라 할 때 다음과 같은 출력(Q')을 하게 된다.That is, as shown in FIG. 4, the first sequence error detection code decoder 201 denotes an output of the 16-bit register 300 as D [0] to D [15], and the least significant bit bit0 as DBIT. When you do the following output (Q ').

Q[0]=D[15]+DBITQ [0] = D [15] + DBIT

Q[1]=D[0]Q [1] = D [0]

Q[2]=D[1]+D[15]+DBIT=D[1]+Q[0]Q [2] = D [1] + D [15] + DBIT = D [1] + Q [0]

Q[14~3]=D[13~2]Q [14 ~ 3] = D [13 ~ 2]

Q[15]=D[14]+D[15]+DBIT=D[14]+Q[0]Q [15] = D [14] + D [15] + DBIT = D [14] + Q [0]

여기서 1bit데이타를 처리하는 데는 최대 2개의 배타적 오아게이트(201c)(201b)를 거치는 지연이므로 약 5~10ns 정도의 지연이 발생한다.In order to process 1bit data, a delay of up to two exclusive ogates 201c and 201b occurs, resulting in a delay of about 5-10 ns.

따라서 한개의 순서오류검출부호 디코더의 데이타 처리시간이 5~10ns정도이므로 8비트 병렬 데이타를 처리하기 위해서는 8개의 순서오류 검출부호 디코더가 필요하므로 결론적으로 8비트 병렬데이타의 처리는 40~80ns 정도가 소요된다.Therefore, since the data processing time of one sequence error detection code decoder is about 5-10ns, 8 sequence error detection code decoders are needed to process 8-bit parallel data. It takes

이렇게 하여 제1순서오류 검출부호 디코더(201)는 최하위 비트값(bit0)을 처리하여 그 결과값을 16비트 데이타(D[15:0])로 제2순서오류 검출부호 디코더(2020)에 인가하게 되며, 마찬가지로 제2순서오류 검출부호 디코더(202)도 전술한 제1순서오류 검출부호 디코더(201)와 동일한 연산을 수행하여 두번째 비트(bit1)를 처리하게 되며 그 처리결과값은 제3순서오류 검출부호 디코더(203)에 입력시키게 된다.In this way, the first sequence error detection code decoder 201 processes the least significant bit value bit0 and applies the result value to the second sequence error detection code decoder 2020 as 16-bit data D [15: 0]. Similarly, the second sequence error detection code decoder 202 performs the same operation as the first sequence error detection code decoder 201 to process the second bit bit1, and the processing result value is the third order. The error detection code decoder 203 is input.

상기에서 16비트 레지스터(300)의 최초출력은 초기화 상태의 출력값이므로 16비트 전부가 0이다.Since the first output of the 16-bit register 300 is the output value of the initialization state, all 16 bits are zero.

이렇게 하여 제8순서오류 검출부호 디코더(208)까지 순차적으로 입력되는 8비트 병렬데이타 처리가 완료되면 그 결과값은 16비트 레지스터(300) 및 오류판별부(400)에 각각 입력되어 진다.In this way, when the 8-bit parallel data processing sequentially input to the eighth order error detection code decoder 208 is completed, the result values are input to the 16-bit register 300 and the error discrimination unit 400, respectively.

이에 따라 16비트 레지스터(300)는 그 입력되는 16비트 데이타를 클럭(CLK)에 동기시켜 일시저장한 후출력하여 상기 제1순서오류 검출 부호디코더(201)에 피이드백시켜 다음에 입력되는 데이타의 최하위 비트값을 처리하도록 한다.Accordingly, the 16-bit register 300 temporarily stores the input 16-bit data in synchronization with the clock CLK, outputs the result, feeds it back to the first sequence error detection code decoder 201, and stores the next input data. Process the least significant bit value.

아울러 오류판별부(400)는 그 입력되는 16비트 데이타를 전부 논리합하여 그 결과값을 데이타 오류 판별값으로 출력하게 되는 것이다.In addition, the error discrimination unit 400 performs logical OR on the input 16-bit data and outputs the result as a data error discrimination value.

제5도는 본 고안에 적용되는 제1 내지 제8순서오류 검출부호 디코더의 각 입력값 처리결과를 표시한 것으로,5 shows the results of processing input values of the first to eighth order error detection code decoders applied to the present invention.

CRC함수가 16이고 P(X)=X¹⁶+X¹⁵+X²+1이고, 수신정보 m=11000001인 경우이다.The CRC function is 16, P (X) = X ¹⁶ + X ¹⁵ + X ² +1, and the reception information m = 11000001.

여기서 본 고안의 제1 내지 제8순서오류 검출부호 디코더로 입력 8비트 병렬데이타를 처리한 결과값이 제2도 종래의 결과값과 동일함을 알 수 있다.Here, it can be seen that the result value of processing the input 8-bit parallel data by the first to eighth order error detection code decoders of the present invention is the same as the conventional result value of FIG.

본 고안에서는 일예로 8비트 병렬 데이타의 처리과정을 보였으나 CRC함수에 따라 제1 내지 제8순서오류 검출부호 디코더의 함수변경이 가능하므로 입력비트에 무관하게 모든 입력 데이타를 처리할 수 있다.In the present invention, an example of processing 8-bit parallel data is shown, but since the functions of the first to eighth order error detection code decoders can be changed according to the CRC function, all input data can be processed regardless of the input bits.

이상에서 상세히 설명한 바와 같이 본 고안은 병렬로 입력되는 오류검출 데이타를 직렬로 변환하지 않고 병렬로 처리가능하기에 데이타의 처리속도를 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of improving the processing speed of data since the error detection data input in parallel can be processed in parallel without serial conversion.

더불어 직렬변환에 따른 하드웨어를 감소할 수 있어 전체적인 하드웨어의 설계가 용이한 효과도 있다.In addition, since the hardware due to serial conversion can be reduced, the overall hardware design can be easily effected.

Claims (3)

오류검출을 위한 N비트의 병렬데이타를 입력클럭에 동기시켜 일시저장한 후 동시에 출력하는 제1레지스터와, 오류검출을 위한 m비트 데이타를 일시저장하는 제2레지스터와, 상기 제1레지스터로 부터 병렬로 출력되는 각 비트데이타를 최하위에서 최상위까지 분리하여 각각 입력되어 제2레지스터로부터 입력되는 오류검출 다항식과 연산하여 상기 제2레지스터로 다시 피드백출력하는 M비트로 이루어진 N개의 연산부로 구성된 순서 오류검출부호 디코딩수단과, 상기 오류검출부호 디코딩수단으로부터 연산되어 출력되는 m비트 데이타를 연산하여 오류유무를 검출하는 오류판별수단으로 이루어진 오류검출부호디코더.A first register that temporarily stores N-bit parallel data for error detection in synchronization with an input clock and outputs it simultaneously, a second register that temporarily stores m-bit data for error detection, and parallel from the first register Decoded sequence error detection code consisting of N arithmetic units consisting of M bits that are separated from the lowest to the highest and respectively inputted and outputted to the second register, and the error detection polynomial inputted from the second register is fed back to the second register. Means for detecting an error by calculating m-bit data calculated and outputted from said error detection code decoding means. 제1항에 있어서, 상기 오류판별 수단은 최상위비트 연산부에서 출력된 m비트데이타를 모두 논리합하는 오아게이트로 구성된 것을 특징으로 하는 오류검출부호디코더.The error detection code decoder according to claim 1, wherein the error judging means comprises an orifice for ORing all the m-bit data output from the most significant bit arithmetic unit. 제1항에 있어서, 상기 순서 오류검출부디코딩수단은 최하위비트가 입력된 오류검출 연산부에서 입력된 한 비트와 상기 제2레지스터에서 출력된 m비트 값을 연산하여 m비트값을 그 다음 하위비트가 입력되는 연산부로 출력하고 각 연산부에서도 이와같이 수행하여 최상위비트연산부에서는 최상위 비트와 입력 m비트가 이전 비트들과 모든 연산부를 거쳐 차례대로 연산된 값을 연산하여 제2레지스터로 다시 출력하도록 구성된 것을 특징으로 하는 오류검출부호디코더.The method of claim 1, wherein the sequence error detection unit decoding means calculates one bit input from the error detection operation unit in which the least significant bit is input and the m bit value output from the second register, and then inputs the m bit value to the next lower bit. Outputting to the operation unit and performing the same in each operation unit, so that the most significant bit operation unit is configured to calculate the value computed in order after the most significant bit and the input m bit through the previous bits and all the operation units, and output again to the second register. Error detection code decoder.