JPS642293B2 - - Google Patents
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- JPS642293B2 JPS642293B2 JP57102808A JP10280882A JPS642293B2 JP S642293 B2 JPS642293 B2 JP S642293B2 JP 57102808 A JP57102808 A JP 57102808A JP 10280882 A JP10280882 A JP 10280882A JP S642293 B2 JPS642293 B2 JP S642293B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はCRCC（Cyclic Redundancy Check
Code）によるエラー訂正装置に係り、特にその
誤り位置検出回路の改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention is based on CRCC (Cyclic Redundancy Check).
This invention relates to an error correction device based on the Code), and particularly to improvements to its error position detection circuit.
近時、デジタルオーデイオ機器の開発が進めら
れているが、この種の機器にあつてはそのエラー
訂正符号として巡回符号とも呼ばれるCRCC符号
が採用されている。
Recently, the development of digital audio equipment is progressing, and this type of equipment uses a CRCC code, also called a cyclic code, as an error correction code.
すなわち、かかるCRCC符号によるエラー訂正
の原理は、生成多項式で情報ビツトを割算した剰
余を検査ビツトとして用いるもので、復号時に再
度割算を行なつて剰余がなければつまり割り切れ
れば符号誤り（エラー）がないものとし、且つ剰
余があればつまり割り切れなければ符号誤り（エ
ラー）があると判別することにより、単一誤り訂
正と二重誤り検出を可能としたものである。 In other words, the principle of error correction using such a CRCC code is to use the remainder obtained by dividing the information bit by the generator polynomial as a check bit, and when decoding, the division is performed again and if there is no remainder, that is, if it is divisible, a code error ( Single error correction and double error detection are made possible by determining that there is no code error (error) and if there is a remainder, that is, if it is not divisible, there is a code error (error).
今、一例として原始多項式G(x)＝１＋x5＋x12＋
x16を生成多項式とする情報ビツト：80、検査ビ
ツト：16、符号長96ビツトのCRCC符号の復号に
ついてみてみる。 Now, as an example, the primitive polynomial G (x) = 1 + x 5 + x 12 +
Let's take a look at the decoding of a CRCC code with 80 information bits, 16 check bits, and a code length of 96 bits using x16 as the generator polynomial.
この場合、受信系列r0，r1……r95を受信多項式
（Rx）により
R(x)＝r0＋r1x＋r2x2＋……＋r95x95
のように表わしたとすると、このR(x)を上記G(x)
で割つた剰余として与えられるシンドロームによ
り誤りの有無およびその内容を判定するものであ
る。 In this case, if the reception sequence r 0 , r 1 ... r 95 is expressed by the reception polynomial (R x ) as R (x) = r 0 + r 1 x + r 2 x 2 + ... + r 95 x 95 , then this R (x) above G (x)
The presence or absence of an error and its contents are determined based on the syndrome given as the remainder after dividing by .
ここで、シンドロームすなわち剰余はG(x)の根
をαとすればＲ（α）で与えられ、Ｒ（１）、Ｒ
（α）により
(1) Ｒ（１）＝０、Ｒ（α）＝０では誤りなし
(2) Ｒ（１）＝１、Ｒ（α）≠０では単一誤り
(3) Ｒ（１）＝０、Ｒ（α）≠０では二重誤り
の如く判定し、(2)の単一誤りと判定された場合に
はその誤り位置を求めることによつてエラー訂正
を可能ならしめる。また、(3)の二重誤りと判定さ
れた場合には適宜な補正をなすのに供せられる。 Here, the syndrome or remainder is given by R(α) if the root of G (x) is α, and R(1), R
Due to (α), (1) There is no error when R(1) = 0 and R(α) = 0.(2) There is a single error when R(1) = 1 and R(α)≠0.(3) R(1) =0 and R(α)≠0, it is determined that there is a double error, and when it is determined that it is a single error (2), error correction is made possible by finding the error position. In addition, if it is determined that there is a double error in (3), it will be used to make appropriate corrections.
そして、上記単一誤り時における誤り位置の検
出は、r95から数えてｉ番目（０≦ｉ≦95）が誤
りであつたとした場合のシンドロームＲ（α）＝
α95-iに対してαを適数回乗じて行く過程でＲ
（α）＝α95になつた時点の乗算回数つまり（ｉ）
を求める如くしてなされている。 The detection of the error position in the case of the above single error is based on the syndrome R(α)=
In the process of multiplying α95 -i by α an appropriate number of times, R
The number of multiplications when (α) = α 95 , that is (i)
It is done in such a way as to seek.
第１図は以上のような原理に基いて構成された
従来の誤り位置検出回路を示すもので、先ず除算
回路１１に入力端子INを介して受信系列がr95，
r94，……r6の順に入力される。そしてすべての
受信系列が入力されると除算回路１１の出力Q0，
Q1……Q15が必然的にシンドロームＲ（α）とな
る。 FIG. 1 shows a conventional error position detection circuit configured based on the above principle. First, a received sequence is input to the divider circuit 11 via the input terminal IN, r 95 ,
r 94 , ... r 6 are input in this order. Then, when all the received sequences are input, the output Q 0 of the division circuit 11,
Q 1 ...Q 15 inevitably becomes syndrome R(α).
この場合、除算回路１１は第２図に示すように
フリツプフロツプFF0〜FF15とエクスクルシブオ
アEX―OR11〜EX―OR13を用いて多項式G(x)＝
１＋x5＋x12＋x16の形に結合された線形シフトレ
ジスタで構成されているものとすれば、これを後
述するクロツクパルスによつてｉ回シフトしてや
ればその内容R(〓)をαi倍したことになる。 In this case, the division circuit 11 uses flip-flops FF 0 to FF 15 and exclusive ORs EX-OR 11 to EX-OR 13 to calculate the polynomial G (x) =
Assuming that it is composed of linear shift registers connected in the form 1 + x 5 + x 12 + x 16 , if this is shifted i times by the clock pulse described later, the contents R ( 〓 ) will be multiplied by αi. Become.
つまり、単一誤りがr95から数えて（ｉ）番目
に生じていたとすれば除算回路１１を構成するシ
フトレジスタにはＲ（α）＝α95-iが残つているも
のであるが、これをクロツク端子CKからのクロ
ツクパルスでもつて、（ｉ）回シフトしてやるこ
とによりＲ（α）＝α95となる。 In other words, if a single error occurred at the (i)th position counting from r 95 , then R(α) = α 95-i would remain in the shift register that constitutes the division circuit 11; By shifting (i) times using the clock pulse from the clock terminal CK, R(α)= α95 .
すると、除算回路１１の出力Q0，Q1，……Q15
がα95＝（0010 1100 0010 0111）になつたのをパ
ターン検出回路１２が検出してラツチパルスを出
力するようになる。 Then, the outputs of the division circuit 11 are Q 0 , Q 1 , ...Q 15
The pattern detection circuit 12 detects that α 95 =(0010 1100 0010 0111) and outputs a latch pulse.
このラツチパルスは上記クロツクパルスによる
シフト回数をカウントしている７ビツトカウンタ
１３の内容をラツチするラツチ回路１４に供給さ
れ、これによつてラツチ回路１４から誤り位置
（ｉ）出力を得ることができることになる。 This latch pulse is supplied to a latch circuit 14 that latches the contents of a 7-bit counter 13 that counts the number of shifts by the clock pulse, and thereby an error position (i) output can be obtained from the latch circuit 14. .
しかしながら、以上のような従来の誤り位置検
出回路にあつては、誤り位置を検出するために必
要となるαの乗算回数が上述の例で最高96回にも
なる如く符号長のビツト数に等しいだけの乗算回
数を必要とするので、それだけ検出に要する処理
時間が長時間化するという問題を有していた。
However, in the conventional error position detection circuit as described above, the number of multiplications of α required to detect the error position is equal to the number of bits of the code length, which is up to 96 times in the above example. Since this method requires the same number of multiplications, there is a problem in that the processing time required for detection becomes longer.
そこで、この発明は以上のような点に鑑みてな
されたもので、可及的に短時間で誤り位置を検出
し得るように改良した極めて良好なる誤り位置検
出回路を提供することを目的としている。
Therefore, the present invention has been made in view of the above points, and an object of the present invention is to provide an extremely good error position detection circuit that has been improved so as to be able to detect an error position in as short a time as possible. .
すなわち、この発明による誤り位置検出回路
は、CRCC符号を構成する符号長Ｎビツトの受信
系列を所定の生成多項式の形に結合された線形シ
フトレジスタで除算せしめる除算回路と、この除
算回路の出力から誤り位置を与える特定パターン
を検出するパターン検出回路と、前記除算回路の
レジスタ内容が前記特定パターンに一致するまで
該レジスタをシフトせしめる手段と、この手段に
よるシフト回数をカウントして誤り位置出力を導
出する手段とを具備し、前記パターン検出回路の
特定パターン検出数を複数（ｍ個）として前記シ
フトレジスタの、シフト回数（Ｎ）を最高Ｎ／ｍ
回に低減可能に構成したことを特徴としている。
That is, the error position detection circuit according to the present invention includes a division circuit that divides a received sequence of code length N bits constituting a CRCC code by a linear shift register coupled to a predetermined generator polynomial, and a division circuit that divides a received sequence of code length N bits constituting a CRCC code by a linear shift register coupled to a predetermined generator polynomial. a pattern detection circuit for detecting a specific pattern giving an error position; means for shifting the register until the contents of the register of the division circuit match the specific pattern; and counting the number of shifts by this means to derive an error position output. and means for increasing the number of shifts (N) of the shift register to a maximum of N/m, assuming that the number of specific patterns detected by the pattern detection circuit is plural (m).
It is characterized by being configured to be able to reduce the number of times.
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
An embodiment of the present invention will be described in detail below with reference to the drawings.
すなわち、第３図は前述した第１図の場合と同
様に原始多項式G(x)＝１＋x5＋x12＋x16を生成多
項式とする情報ビツト：80、検査ビツト：16、符
号長96ビツトのCRCC符号の復号に適用される誤
り位置検出回路であつて、入力端子INからの受
信系列がr94，r95……r0の順に除算回路２１に入
力される。このようにして、すべての受信系列が
入力されると除算回路２１の出力Q0，Q1……Q15
が必然的にシンドロームR(〓)となる。 That is, FIG. 3 shows a CRCC with information bits: 80, check bits: 16, and code length of 96 bits, with the primitive polynomial G (x) = 1 + x 5 + x 12 + x 16 as the generator polynomial, as in the case of FIG. 1 described above. This is an error position detection circuit applied to code decoding, and the received sequence from the input terminal IN is input to the division circuit 21 in the order of r 94 , r 95 . . . r 0 . In this way, when all received sequences are input, the outputs of the division circuit 21 are Q 0 , Q 1 ...Q 15
inevitably results in syndrome R ( 〓 ) .
ここで、除算回路２１は第２図に示したように
多項式G(x)＝１＋x5＋x12＋x16の形に結合された
線形シフトレジスタで構成されているもので、こ
れを後述するクロツクパルスによつて（ｉ）回シ
フトしてやればその内容R(〓)をαi倍したことにな
る。 Here, the division circuit 21 is composed of a linear shift register connected in the form of a polynomial G (x) = 1 + x 5 + x 12 + x 16 as shown in Fig. Therefore, if it is shifted (i) times, the content R ( 〓 ) will be multiplied by α i .
そして、除算回路２１の出力Q0，Q1，……Q15
が供給されるパターン検出回路２２は、この場合
Q0，Q1，……Q15がα95＝（0010 1100 0010
0111）、α63＝（0000 0100 0010 1011）、α31＝
（0001 1001 1101 1000）に一致したとき、α95、
α63、α31の各出力がそれぞれ“１”になる如く構
成されている。このパターン検出回路２２のα95、
α63、α31の各出力はオアゲート２３を介して７ビ
ツトラツチ回路２４のラツチパルスとして供給さ
れると共に、そのうちのα63およびα31出力が７ビ
ツトラツチ回路２４の上位２ビツト25および26の
セツトパルスとして供給される。 Then, the outputs Q 0 , Q 1 , ...Q 15 of the division circuit 21
In this case, the pattern detection circuit 22 to which
Q 0 , Q 1 , ... Q 15 is α 95 = (0010 1100 0010
0111), α 63 = (0000 0100 0010 1011), α 31 =
When it matches (0001 1001 1101 1000), α 95 ,
The configuration is such that each output of α 63 and α 31 becomes “1”. α 95 of this pattern detection circuit 22,
The respective outputs of α 63 and α 31 are supplied as the latch pulses of the 7-bit latch circuit 24 via the OR gate 23, and the outputs of α 63 and α 31 are the set pulses of the upper two bits 25 and 26 of the 7-bit latch circuit 24. Supplied as.
ここで、７ビツトラツチ回路２４は、前記クロ
ツクパルスによる除算回路２１のシフト回数をカ
ウントする５ビツトカウンタ２５の出力20〜24が
対応する下位５ビツト20〜24に入力される如くな
されている。 Here, the 7-bit latch circuit 24 is configured such that the outputs 20 to 24 of the 5-bit counter 25, which counts the number of shifts of the division circuit 21 by the clock pulse, are input to the corresponding lower 5 bits 20 to 24 . There is.
而して、以上の構成において、今受信系列r95，
r94……r0でr95から数えてｉ番目（０≦ｉ≦95）
が誤つていたとすると、該受信系列の入力が終了
した時点で除算回路２１を構成するシフトレジス
タにはR(〓)＝α95-iが残つているものであるが、こ
れをクロツク端子CKからのクロツクパルスでも
つて適数回シフトせしめることにより、その出力
がα95またはα63またはα31に一致するようにして
やる。 Therefore, in the above configuration, the received sequence r 95 ,
r 94 ... r 0 and i-th counting from r 95 (0≦i≦95)
is incorrect, R ( 〓 ) = α 95-i remains in the shift register constituting the divider circuit 21 at the time when the input of the received series is completed, and this is transferred to the clock terminal CK. By shifting the clock pulses from 0 to 1 a suitable number of times, the output is made to match α 95 or α 63 or α 31 .
つまり、（ｉ）が
０≦ｉ≦31の場合ｉ回のシフトでα95
32≦ｉ≦63の場合（ｉ−32）回のシフトで
α63
64≦ｉ≦95の場合（ｉ−64）回のシフトで
α31
にそれぞれ一致するものであるが、これを検出す
るパターン検出回路２２においてα95出力が“１”
になつた場合には、この出力によりラツチ回路２
４でラツチされる５ビツトカウンタ２５の出力が
そのまま誤り位置（ｉ）を与える。 In other words, if (i) is 0≦i≦31, then α with i shifts. If 32 ≦i≦63, then α with (i-32) shifts. If 64 ≦i≦95, then (i-64) The pattern detection circuit 22 that detects this matches α 31 with each shift, and the α 95 output is “1”.
, the latch circuit 2 is activated by this output.
The output of the 5-bit counter 25, which is latched at 4, directly provides the error position (i).
また、パターン検出回路２２においてα63また
はα31出力が“１”になつた場合には、この出力
によりラツチ回路２４の25または26ビツト目がセ
ツトされるので、これによる３２または６４を５
ビツトカウンタ２５の出力に加えたものがそのと
きの誤り位置（ｉ）として導出されることにな
る。 Furthermore, when the α 63 or α 31 output becomes “1” in the pattern detection circuit 22, this output sets the 25th or 26th bit of the latch circuit 24, so that the 32nd or 64th bit is set by this output. 5
The sum added to the output of the bit counter 25 is derived as the error position (i) at that time.
すなわち、以上のような誤り位置検出回路で
は、パターン検出回路２２においてα95だけでな
く、α63およびα31のパターンを検出し得るように
しているので、必要となるシフト回数つまりαを
乗じる回数を最高でも32回に低減できるので、処
理時間を従来の１／３とし得る如く大幅に軽減す
ることができる。 In other words, in the above-described error position detection circuit, the pattern detection circuit 22 is designed to be able to detect not only α 95 but also α 63 and α 31 patterns. can be reduced to 32 times at most, so the processing time can be significantly reduced to 1/3 of the conventional time.
そして、これは一般的には符号長Ｎビツトの誤
り位置検出に必要な最高シフト回数を従来のＮ回
から2m回（但し2m≦Ｎ）に軽減し得るもので、こ
の場合に必要となるパターン検出数（Ｐ）は
Ｐ＝Ｎ／2m（Ｎ／2mが整数のとき）
Ｐ＝〔Ｎ／2m〕＋１（Ｎ／2mが整数でないときで〔
〕
はガウス記号とする。）
なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。 In general, this can reduce the maximum number of shifts required to detect error positions with a code length of N bits from the conventional N times to 2 m times (however, 2 m ≦N); The number of detected patterns (P) is P=N/2 m (when N/2 m is an integer) P=[N/2 m ]+1 (when N/2 m is not an integer [
] is a Gaussian symbol. It goes without saying that the present invention is not limited to the embodiments described above and illustrated, and that various modifications and adaptations can be made without departing from the gist of the invention.
従つて、以上詳述したようにこの発明によれ
ば、可及的に短時間で誤り位置を検出し得るよう
に改良した極めて良好なる誤り位置検出回路を提
供することが可能となる。
Therefore, as described in detail above, according to the present invention, it is possible to provide an extremely good error position detection circuit that is improved so as to be able to detect error positions in as short a time as possible.
第１図は従来の誤り位置検出回路要部を示す構
成図、第２図は第１図に用いられる除算回路の具
体例を示す構成図、第３図はこの発明に係る誤り
位置検出回路の一実施例を示す要部の構成図であ
る。
IN……入力端子、２１……除算回路、２２…
…パターン検出回路、２３……オア回路、２４…
…７ビツトラツチ回路、２５……５ビツトカウン
タ、CK……クロツク端子。
FIG. 1 is a block diagram showing the main part of a conventional error position detection circuit, FIG. 2 is a block diagram showing a specific example of the division circuit used in FIG. 1, and FIG. 3 is a block diagram of the error position detection circuit according to the present invention. FIG. 2 is a configuration diagram of main parts showing an example. IN...Input terminal, 21...Division circuit, 22...
...Pattern detection circuit, 23...OR circuit, 24...
...7-bit latch circuit, 25...5-bit counter, CK...clock terminal.
Claims (1)
系列を所定の生成多項式の形に結合された線形シ
フトレジスタで除算せしめる除算回路と、この除
算回路の出力から誤り位置を与える特定パターン
を検出するパターン検出回路と、前記除算回路の
レジスタ内容が前記特定パターンに一致するまで
該レジスタをシフトせしめる手段と、この手段に
よるシフト回数をカウントして誤り位置出力を導
出する手段とを具備してなる誤り位置検出回路に
おいて、前記パターン検出回路の特定パターン検
出数を複数（ｍ個）として前記レジスタのシフト
回数（Ｎ）を最高Ｎ／ｍ回に低減可能に構成した
ことを特徴とする誤り位置検出回路。1. A division circuit that divides a received sequence of code length N bits constituting a CRCC code by a linear shift register connected to a predetermined generator polynomial, and a pattern that detects a specific pattern that gives an error position from the output of this division circuit. An error location comprising a detection circuit, means for shifting the register until the contents of the register of the division circuit match the specific pattern, and means for counting the number of shifts by this means to derive an error location output. An error position detection circuit characterized in that the detection circuit is configured such that the number of specific patterns detected by the pattern detection circuit is plural (m) and the number of shifts (N) of the register can be reduced to a maximum of N/m times.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102808A JPS58219850A (en) | 1982-06-15 | 1982-06-15 | Detecting circuit of error location |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102808A JPS58219850A (en) | 1982-06-15 | 1982-06-15 | Detecting circuit of error location |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219850A JPS58219850A (en) | 1983-12-21 |
| JPS642293B2 true JPS642293B2 (en) | 1989-01-17 |
Family
ID=14337346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102808A Granted JPS58219850A (en) | 1982-06-15 | 1982-06-15 | Detecting circuit of error location |
Country Status (1)
| Country | Link |
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| JP (1) | JPS58219850A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594834B2 (en) * | 1989-10-20 | 1997-03-26 | 株式会社コムニクス | Electronic Taisho Koto |
| JPH07104738A (en) * | 1993-10-01 | 1995-04-21 | Maruyasu Kanagata:Kk | Small japanese harp called taishogoto |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219850A (en) | 1983-12-21 |
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