JPWO2020250405A1 - 部品内蔵基板、及び部品内蔵基板の製造方法 - Google Patents

部品内蔵基板、及び部品内蔵基板の製造方法 Download PDF

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Abstract

部品内蔵基板1は、貫通孔15が形成された第1部分基板10と、貫通孔15に固定された金属片16と、金属片16と接する第1電極端子22が第1面21に設けられ、第1面21と反対側の第2面23に第2電極端子24が設けられた電子部品20と、電子部品20を埋設する第2絶縁層41を含む第2部分基板40と、を備える。

Description

本発明は、部品内蔵基板、及び部品内蔵基板の製造方法に関する。
発熱部品が実装されるプリント配線基板は、例えば特許文献1及び2の従来技術として開示されているように、基板に放熱機構が備えられるのが一般的である。より具体的には、これらの従来技術は、基板を貫通するように設けられた伝熱部材を挟むように、基板の両面に発熱部品とヒートシンクとをそれぞれ設けて構成されている。これにより、基板の一方の面に実装された発熱部品が発する熱は、伝熱部材を介して基板の他方の面に配置されたヒートシンクに伝えられて放熱されることになる。このとき、発熱部品とヒートシンクとの間で放熱経路を形成する伝熱部材は、例えば銅の塊からなる金属片として形成されることにより、複数のサーマルビアが形成される場合と比較して放熱経路の断面積を確保しやすく、発熱部品の発熱量が比較的大きい場合にも効率的に放熱することができる。
ここで、特許文献1の従来技術に係る電子部品は、基板との接触面とは反対側の面に電極端子を備え、基板表面に形成された導電パターンに対して当該電極端子がボンディングワイヤで接続されている。また、特許文献2の従来技術に係る電子部品は、基板との接触面側に形成された電極端子が、基板表面に形成された導電パターンに対して半田により接続されている。すなわち、基板表面に実装される電子部品は、電極端子がいずれの面に形成されていても、上記のような伝熱部材を介する放熱機構を導入することができる。
ところで、上記のような発熱部品のうち、インバータやコンバータなどの電子部品は、近年のスイッチング速度の向上に伴い薄型化が進行している。このため、当該電子部品をプリント配線基板に内蔵することができれば、従来の部品内蔵基板と同様に、実装面積を節約して基板を小型化することができる他、配線長を短縮することにより配線抵抗やリアクタンス成分の影響を軽減して電気性能を向上させることができる。
特許第3922642号公報 特許第5546778号公報
しかしながら、従来の部品内蔵基板においては、電子部品の電極端子と基板に形成された導電パターンとが導通ビアにより接続されるのが一般的であり、電極端子が両面に形成された電子部品を基板に内蔵する場合には、電子部品の両面に導通ビアを形成しなければならず、金属片を使用して効率的に放熱する放熱機構を導入することができなかった。また、基板の表面と内蔵部品とを接続する複数のサーマルビアを密集させて形成したとしても、やはり放熱経路の断面積の限界により効率的な放熱が制限されてしまうことになる。
本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、両面に電極端子が形成された電子部品を内蔵する場合であっても、放熱特性を向上させることができる部品内蔵基板、及び部品内蔵基板の製造方法を提供することにある。
<本発明の第1の態様>
本発明の第1の態様は、貫通孔が形成された第1部分基板と、前記貫通孔に固定された金属片と、前記金属片と接する第1電極端子が第1面に設けられ、前記第1面と反対側の第2面に第2電極端子が設けられた電子部品と、前記電子部品を埋設する絶縁層を含む第2部分基板と、を備える部品内蔵基板である。
部品内蔵基板は、第1電極端子及び第2電極端子が両面に設けられた電子部品を内蔵している。ここで、電子部品は、第1面に形成された第1電極端子が金属片に接することにより当該金属片を介して回路に実装されると共に、金属片との境界面を部品内蔵基板の内部に有しながら基板表面への放熱経路が確保されることになる。
このとき、当該放熱経路は、複数のサーマルビアを密集して形成する従来の放熱機構と比較して断面積を大きく設定することができ、効率的な放熱が可能になる。従って、本発明の第1の態様に係る部品内蔵基板によれば、両面に電極端子が形成された電子部品を内蔵する場合であっても、放熱特性を向上させることができる。
<本発明の第2の態様>
本発明の第2の態様は、上記した本発明の第1の態様において、前記金属片は、前記貫通孔の内側面との互いの応力により前記貫通孔に固定されている、部品内蔵基板である。
本発明の第2の態様に係る部品内蔵基板によれば、第1部分基板の貫通孔に対する金属片の固定において、接着剤や半田等の材料を別途設ける必要がないため、当該材料の使用に伴うコスト上昇と導電性及び熱伝導性の低下とを防止することができる。特に、貫通孔に対して金属片を半田で固定するときには、半田の溶融開始温度等を適切に設定しない限り、先の工程及び後の工程において部品内蔵基板の他の部分に使用される半田が例えばリフロー処理の加熱により溶融し、半田による接続部分の導電性を低下させてしまう虞が生じる。これに対し、本発明の第2の態様に係る部品内蔵基板によれば、半田の溶融開始温度等を設定せずとも、貫通孔に金属片を固定することができる。
<本発明の第3の態様>
本発明の第3の態様は、上記した本発明の第1又は2の態様において、前記金属片は、前記電子部品における前記第1面の全体が接する形状である、部品内蔵基板である。
本発明の第3の態様に係る部品内蔵基板によれば、電子部品における第1面の全体が金属片を介した放熱経路として構成することができるため、発熱量が比較的多い電子部品に対しても効率的に放熱することができる。また、本発明の第3の態様に係る部品内蔵基板によれば、薄型化されることにより部品内蔵基板の反りに対して脆弱な電子部品を内蔵する場合であっても、金属片により電子部品が保護される他、部品内蔵基板の反りが抑制されるため導通ビアが剥離する虞を低減することができる。
<本発明の第4の態様>
本発明の第4の態様は、上記した本発明の第1乃至3のいずれかの態様において、前記電子部品の前記第1電極端子と前記金属片との接触面に導電性ペーストが塗布されている、部品内蔵基板である。
本発明の第4の態様に係る部品内蔵基板によれば、導電性ペーストにより第1電極端子と金属片との電気的及び熱的な接続状態を良好に保つことができる。
<本発明の第5の態様>
本発明の第5の態様は、上記した本発明の第1乃至4のいずれかの態様において、前記絶縁層を貫通して前記電子部品の前記第2電極端子に接続される導通ビアを含み、前記導通ビアに接するように表面実装部品が配設されている、部品内蔵基板である。
本発明の第5の態様に係る部品内蔵基板によれば、電子部品の第2電極端子と表面実装部品とが導通ビアを介して直接接続されている。このため、両者の間の配線長が導通ビアの高さだけに抑えられるため、配線抵抗やリアクタンス成分の影響を軽減して電気特性を向上させることができる。
<本発明の第6の態様>
本発明の第6の態様は、第1面に第1電極端子が設けられ、前記第1面と反対側の第2面に第2電極端子が設けられた電子部品を内蔵する部品内蔵基板の製造方法であって、第1部分基板に貫通孔を形成する貫通孔形成工程と、金属片を前記貫通孔に固定する金属片固定工程と、前記金属片と前記第1電極端子とが接するように前記電子部品を設置する部品設置工程と、前記電子部品を絶縁層で埋設する第2部分基板を形成する部品埋設工程と、を含む、部品内蔵基板の製造方法である。
本発明の第6の態様に係る部品内蔵基板の製造方法によれば、第1部分基板の貫通孔に金属片を固定し、当該金属片と第1電極端子とが接するように電子部品を設置した上で、第2部分基板の絶縁層で電子部品を埋設している。そして、部品内蔵基板に内蔵された電子部品は、第1面に形成された第1電極端子が金属片に接することにより当該金属片を介して回路に実装されると共に、金属片との境界面を部品内蔵基板の内部に有しながら基板表面への放熱経路が確保されることになる。
このとき、当該放熱経路は、複数のサーマルビアを密集して形成する従来の放熱機構と比較して断面積を大きく設定することができ、効率的な放熱が可能になる。従って、本発明の第6の態様によれば、両面に電極端子が形成された電子部品を内蔵する場合であっても、放熱特性を向上させることができる部品内蔵基板を製造することができる。
<本発明の第7の態様>
本発明の第7の態様は、上記した本発明の第6の態様において、前記金属片固定工程においては、前記貫通孔の内側面と前記金属片との互いの応力により前記金属片を前記貫通孔に固定する、部品内蔵基板の製造方法である。
本発明の第7の態様に係る部品内蔵基板の製造方法によれば、第1部分基板の貫通孔に対する金属片の固定において、接着剤や半田等の材料を別途設ける必要がないため、当該材料の使用に伴うコスト上昇と導電性及び熱伝導性の低下とを防止することができる。特に、貫通孔に対して金属片を半田で固定するときには、半田の溶融開始温度等を適切に設定しない限り、先の工程及び後の工程において部品内蔵基板の他の部分に使用される半田が例えばリフロー処理の加熱により溶融し、半田による接続部分の導電性を低下させてしまう虞が生じる。これに対し、本発明の第7の態様によれば、半田の溶融開始温度等を設定せずとも、貫通孔に金属片を固定することができる部品内蔵基板を製造することができる。
<本発明の第8の態様>
本発明の第8の態様は、上記した本発明の第6又は7の態様において、前記金属片固定工程においては、前記電子部品における前記第1面の全体が前記金属片に接するように前記金属片の形状が設定される、部品内蔵基板の製造方法である。
本発明の第8の態様によれば、電子部品における第1面の全体が金属片を介した放熱経路として構成することができるため、発熱量が比較的多い電子部品に対しても効率的に放熱することができる部品内蔵基板を製造することができる。また、本発明の第8の態様によれば、薄型化されることにより部品内蔵基板の反りに対して脆弱な電子部品を内蔵する場合であっても、金属片により電子部品が保護される他、部品内蔵基板の反りが抑制されるため導通ビアが抜ける虞を低減することができる部品内蔵基板を製造することができる。
<本発明の第9の態様>
本発明の第9の態様は、上記した本発明の第6乃至8のいずれかの態様において、前記部品設置工程においては、前記電子部品の前記第1電極端子と前記金属片との接触面に導電性ペーストを塗布する、部品内蔵基板の製造方法である。
本発明の第9の態様によれば、導電性ペーストにより第1電極端子と金属片との電気的及び熱的な接続状態を良好に保つことができる部品内蔵基板を製造することができる。
<本発明の第10の態様>
本発明の第10の態様は、上記した本発明の第6乃至9のいずれかの態様において、前記絶縁層を貫通して前記電子部品の前記第2電極端子に接続される導通ビアを形成し、前記導通ビアに接するように表面実装部品を配設する表面実装工程を含む、部品内蔵基板の製造方法である。
本発明の第10の態様によれば、電子部品の第2電極端子と表面実装部品とが導通ビアを介して直接接続されているため、両者の間の配線長が導通ビアの高さだけに抑えられ、配線抵抗やリアクタンス成分の影響を軽減して電気特性を向上させることができる部品内蔵基板を製造することができる。
本発明によれば、両面に電極端子が形成された電子部品を内蔵する場合であっても、放熱特性を向上させることができる部品内蔵基板、及び部品内蔵基板の製造方法を提供することができる。
本発明の第1実施形態に係る貫通孔形成工程を表す断面図である。 本発明の第1実施形態に係る金属片固定工程を表す断面図である。 本発明の第1実施形態に係る部品設置工程を表す断面図である。 本発明の第1実施形態に係る部品埋設工程を表す断面図である。 本発明の第1実施形態に係るビア形成工程を表す断面図である。 本発明の第1実施形態に係るパターニング工程を表す断面図である。 本発明の第1実施形態に係る表面実装工程を表す断面図である。 本発明の第2実施形態に係る部品内蔵基板の断面図である。 本発明の第3実施形態に係る部品内蔵基板の断面図である。 本発明の第4実施形態に係る部品設置工程を表す断面図である。 本発明の第4実施形態に係る部品内蔵基板の断面図である。
以下、図面を参照し、本発明の実施の形態について詳細に説明する。尚、本発明は以下に説明する内容に限定されるものではなく、その要旨を変更しない範囲において任意に変更して実施することが可能である。また、実施の形態の説明に用いる図面は、いずれも構成部材を模式的に示すものであって、理解を深めるべく部分的な強調、拡大、縮小、または省略などを行っており、構成部材の縮尺や形状等を正確に表すものとはなっていない場合がある。
<第1実施形態>
以下において、図1乃至7を参照しつつ、本発明の第1実施形態に係る部品内蔵基板1の製造方法及び製造される部品内蔵基板1について詳細に説明する。完成形としての部品内蔵基板1は、図7において後述するように、両面に電極が形成された発熱部品としての電子部品20を内蔵しつつ、電子部品20を効率的に放熱させる放熱機構が設けられると共に、当該電極と導通する表面実装部品60〜62が実装されている。部品内蔵基板1は、例えば、携帯電話、ノートパソコン、デジタルカメラ等の電子機器や、各種の車載機器における制御装置など、様々な用途に利用することができる。
本発明の第1実施形態に係る部品内蔵基板1の製造方法は、貫通孔形成工程、金属片固定工程、部品設置工程、部品埋設工程、ビア形成工程、パターニング工程、及び表面実装工程を含む。
図1は、本発明の第1実施形態に係る貫通孔形成工程を表す断面図である。まず、貫通孔形成工程では、部品内蔵基板1を製造するためのベースとなる第1部分基板10を準備し、第1部分基板10に貫通孔15を形成する。ここで、本実施形態における第1部分基板10は、第1導電層11、第1内層パターン12、第2内層パターン13、及び第1絶縁層14を含む。
より具体的には、第1部分基板10は、一方の面に第1導電層11が設けられると共に、他方の面に第1内層パターン12が設けられ、これらの間に複数の第2内層パターン13が形成されている。第1導電層11、第1内層パターン12、及び第2内層パターン13は、パターニング処理が施されることにより回路パターンとなる金属層であり、第1絶縁層14により互いに絶縁されている。ただし、それぞれの金属層は、全体として回路が構成されるよう、図示しないビア等で部分的に接続されている。また、第1絶縁層14は、絶縁性を有する樹脂材料からなり、剛性を有するコア基材を含んでもよく、製造工程における加熱時に流動性を有するプリプレグを含んでもよい。
そして、第1部分基板10は、貫通孔形成工程において、後の工程で設置される電子部品20に対応する位置、大きさ、形状の貫通孔15が形成される。本実施形態においては、円柱形状を有する貫通孔15が形成されるものとして説明する。電子部品20と貫通孔15との関係については詳細を後述する。
尚、第1内層パターン12及び第2内層パターン13は、本発明において必須の構成部材ではない。また、第2内層パターン13の数についても部品内蔵基板1の仕様に応じて適宜変更することができる。そして、第1内層パターン12及び第2内層パターン13が形成される場合には、第1部分基板10が準備される段階でパターニング処理が施されている。更に、本実施形態においては、第1部分基板10の貫通孔15は、その内側面に銅によるめっき処理が施されているが、当該めっき処理についても必須ではない。
図2は、本発明の第1実施形態に係る金属片固定工程を表す断面図である。金属片16は、導電性及び熱伝導性を有する金属からなり、例えば銅の塊である。すなわち、金属片16は、所謂銅インレイ、銅コイン、又は銅ピンと呼ばれる伝熱部材である。
金属片固定工程においては、第1部分基板10に形成された上記の貫通孔15を埋めるように金属片16が固定される。
ここで、金属片16は、第1部分基板10の貫通孔15に対して、例えば圧入法やカシメ法により固定することができる。より具体的には、圧入法は、貫通孔15の内径よりも僅かに大きく第1部分基板10の厚みと同じ高さを有する金属片16を、例えばプレス機で貫通孔15に押し込むことにより、貫通孔15を金属片16で埋めるように固定する方法である。また、カシメ法は、貫通孔15の内径よりも僅かに小さく第1部分基板10の厚みよりも高さが有る金属片16を貫通孔15に配置し、例えばプレス機で金属片16を押圧して変形させることにより、貫通孔15を金属片16で埋めるように固定する方法である。
そして、本実施形態における金属片固定工程においては、圧入法やカシメ法のいずれの方法であっても、金属片16を貫通孔15の内側面との互いの応力により貫通孔15に固定するため、接着剤や半田等の材料を別途設ける必要がない。
続いて、部品内蔵基板1に内蔵される電子部品20を上記の第1部分基板10に設置する部品設置工程について説明する。図3は、本発明の第1実施形態に係る部品設置工程を表す断面図である。
ここで、本実施形態に係る電子部品20は、部品内蔵基板1の厚みよりも薄い板状であり、例えばインバータやコンバータ等に使用される所謂パワーMOSFETである。パワーMOSFETは、通常のMOSFETと比較して、スイッチング速度や変換効率が良好である反面、大電流を扱う部品であるため動作に伴う発熱への対処が課題となる。
また、本実施形態に係る電子部品20は、第1面21において第1電極端子22が設けられ、第1面21と反対側の第2面23において2つの第2電極端子24が設けられている。より詳しくは、第1電極端子22は、パワーMOSFETのドレイン端子として電子部品20の第1面21の全体を構成している。また、2つの第2電極端子24は、それぞれパワーMOSFETのソース端子及びゲート端子として電子部品20の第2面23の一部を構成している。尚、電子部品20の各電極端子は、電子部品20の種類に応じて数量や配置、形状が異なってもよい。
そして、部品設置工程においては、電子部品20は、第1部分基板10の他方の面、すなわち第1内層パターン12が形成された面において、金属片16と第1電極端子22とが接するように金属片16に設置される。
また、電子部品20の第1電極端子22と金属片16との接触面に、例えば導電性接着剤や半田等のペースト状材料からなる導電性ペースト30を塗布するのが好適である。これにより、電子部品20と金属片16との間に部分的に僅かな隙間が存在する場合であっても、導電性ペースト30で当該隙間を埋めることができ、第1電極端子22と金属片16との電気的な接続状態を良好に保つことができるほか、電子部品20が発する熱を金属片16へ効率的に伝えることができる。
このとき、導電性ペースト30は、電子部品20と金属片16とを乖離させる1つの層を形成するのではなく、あくまでも電子部品20と金属片16との間に局所的に生じ得る僅かな隙間を埋めるものである。このため、導電性ペースト30は、電子部品20と金属片16との間において最大でも数10μm以下の幅に抑えられる。このため、導電性ペースト30が例えば銅(熱伝導率:約400W/m・K)よりも熱伝導率が低い半田(主成分であるSnの熱伝導率:約50W/m・K)からなる場合であっても、電子部品20から金属片16への熱伝導が抑制される影響を最小限に留めることができる。
また、金属片16は、電子部品20の放熱経路を構成することから、当該放熱経路の断面積が大きいことが好ましい。本実施形態における金属片16は、電子部品20における第1面21の全体が接するように、その大きさを含めた形状が設定されている。より具体的には、円柱形状を有する本実施形態の金属片16は、第1部分基板10の貫通孔15と共に、電子部品20よりも水平方向の寸法が大きくなるよう形成されている。つまり、貫通孔15及び金属片16は、部品内蔵基板1を平面視した場合に、金属片16の輪郭が電子部品20の輪郭を囲むように、その位置、大きさ、形状が設定されている。
電子部品20が第1部分基板10に設置されると、次に、電子部品20を埋設するように第2部分基板40を形成する部品埋設工程が行われる。図4は、本発明の第1実施形態に係る部品埋設工程を表す断面図である。
より具体的には、部品埋設工程においては、電子部品20を第2絶縁層41で埋設しつつ第2絶縁層41の表面に第2導電層42を設けて第2部分基板40を形成する。このとき、第2絶縁層41は、熱可塑性樹脂又は熱硬化性樹脂を用いた積層成型で構成することができる。また、第2絶縁層41は、補強材としてのガラスクロスを含むプリプレグであってもよく、又はガラスクロスを含まない樹脂シートであってもよく、更には電子部品20を避ける位置に図示しない回路パターンを別途含んでもよい。
第2絶縁層41が形成されると、電子部品20の第2電極端子24に導通ビア50を形成するビア形成工程が行われる。図5は、本発明の第1実施形態に係るビア形成工程を表す断面図である。
ビア形成工程においては、第2部分基板40の第2導電層42から電子部品20の第2電極端子24に向けて、両者を導通する導通ビア50が形成される。例えば、第2電極端子24の直上における第2導電層42の位置から第2電極端子24へレーザ加工により穴を開け、当該穴に銅めっきを充填することにより、第2導電層42と第2電極端子24とを導通させる導通ビア50を形成することができる。
導通ビア50が形成されると、第1部分基板10の第1導電層11、及び第2部分基板40の第2導電層42をパターニングするパターニング工程が行われる。図6は、本発明の第1実施形態に係るパターニング工程を表す断面図である。
パターニング工程においては、部品内蔵基板1の両面における外層回路を形成するため、第1導電層11及び第2導電層42において回路が形成されない部分の金属層がエッチング処理により取り除かれる。ここで、パターニング後の第1導電層11及び第2導電層42の絶縁すべき部分においては、ソルダーレジストにより被覆されてもよい。
そして、パターニング工程を経た第1導電層11及び第2導電層42に対して、表面実装部品60〜62及びヒートシンク70を実装する表面実装工程が行われる。図7は、本発明の第1実施形態に係る表面実装工程を表す断面図である。
表面実装工程においては、部品内蔵基板1の外層回路に設けられる複数の部品が第1導電層11及び第2導電層42のそれぞれに実装される。本実施形態においては、電子部品20の第1電極端子22、及び2つの第2電極端子24がそれぞれ導通される部品を表面実装部品60〜62として示している。
ここで、表面実装部品60〜62は、その種類に応じて様々な形状を取り得るが、本実施形態においては、いずれも部品本体の両端部を電極が覆う形状を有するものとして例示している。そして、図7に示す部品内蔵基板1においては、表面実装部品60及び61は、それぞれの電極を導通ビア50に接するように配設され、例えば半田を用いた公知のリフロー工程により実装される。さらに、図7に示す部品内蔵基板1においては、表面実装部品62は、金属片16と導通する第1導電層11の回路上に、同じく半田を用いた公知のリフロー工程により実装される。
また、部品内蔵基板1の第1導電層11が形成された面においては、金属片16を覆うようにヒートシンク70が設けられる。ヒートシンク70は、第1導電層11における金属片16の表面を含む位置において熱伝導性を有する接着剤により取り付けることができる。このとき、金属片16とヒートシンク70と間を絶縁する必要がある場合には、絶縁性を有する接着剤が採用される。そして、上記の一連の製造工程により、図7に示す部品内蔵基板1が完成する。
以上のように、本発明に係る部品内蔵基板1は、内蔵される電子部品20の両面にそれぞれ設けられた第1電極端子22及び第2電極端子24のそれぞれが、部品内蔵基板1の外層パターンとしての第1導電層11及び第2導電層42に対して導通されることで導電路が確保されることになる。このとき、電子部品20は、両面のそれぞれに導電路が形成されているにも拘らず、第1面21から金属片16を介して第1導電層11に至る放熱経路も併せて形成されていることになるため、金属片16の断面積に応じた効率的な放熱が可能になる。従って、本発明に係る部品内蔵基板1によれば、両面に電極端子が形成された電子部品20を内蔵する場合であっても、放熱特性を向上させることができる。
ここで、金属片固定工程において、仮に第1部分基板10の貫通孔15に対して金属片16を半田で固定するときには、半田の溶融開始温度等を適切に設定しない限り、先の工程及び後の工程において部品内蔵基板1の他の部分に使用される半田が例えばリフロー処理の加熱により溶融し、半田による接続部分の導電性を低下させてしまう虞が生じる。これに対し、本発明に係る部品内蔵基板1によれば、例えばプレス機により金属片と貫通孔とが互いの応力により固定されている。このため、部品内蔵基板1は、接着剤や半田等の材料を別途設ける必要がなく、当該材料の使用に伴うコスト上昇と導電性及び熱伝導性の低下とを防止することができる他、半田の溶融開始温度等を設定せずとも貫通孔15に金属片16を固定することができる。
また、本発明に係る部品内蔵基板1は、電子部品20における第1面21の全体が金属片16に接するように、金属片16の形状が設定されている。このため、電子部品20における第1面21の全体が金属片16を介した放熱経路として構成され、発熱量が比較的多い電子部品20に対しても効率的に放熱することができる。また、本発明に係る部品内蔵基板1によれば、薄型化されることにより部品内蔵基板1の反りに対して脆弱な電子部品20を内蔵する場合であっても、金属片16により曲がり応力に対して補強され、電子部品20のクラックなどを防止できる他、部品内蔵基板の反りが抑制されるため導通ビアが剥離する虞を低減することができる。
更に、本発明に係る部品内蔵基板1は、電子部品20の第1電極端子22と金属片16との接触面に導電性ペースト30が塗布されることにより、第1電極端子22と金属片16との電気的及び熱的な接続状態を良好に保つことができる。
そして、本発明に係る部品内蔵基板1は、電子部品20の第2電極端子24と導通する表面実装部品60、61が導通ビア50に接するように配設されているため、両者の間の配線長が導通ビア50の高さだけに抑えられ、配線抵抗やリアクタンス成分の影響を軽減して電気性能を向上させることができる。
<第2実施形態>
次に、本発明の第2実施形態について説明する。第2実施形態に係る部品内蔵基板2は、上記した第1実施形態の部品内蔵基板1における第1導電層11の構成が第1実施形態と異なる。以下、第1実施形態と異なる部分について説明することとし、第1実施形態と共通する構成要素については、同じ符号を付して詳細な説明を省略する。
図8は、本発明の第2実施形態に係る部品内蔵基板2の断面図である。第2実施形態に係る部品内蔵基板2は、第1実施形態において説明したパターニング工程(図6)より前に、第1導電層11の表面に対して銅によるメッキ加工を施すことにより、第1導電層11の厚みを増加させている。
これにより、部品内蔵基板2は、図8において破線楕円DEで示すように、金属片16とヒートシンク70と間に第1導電層11の一部が形成され、金属片16と第1導電層11との電気伝導性が向上する。これにより、電子部品20から金属片16及び第1導電層11を介して表面実装部品62へ至る導電路は、電子部品20が比較的大きな電流を扱う部品であったとしても、導電性が良好で充分な断面積を確保することができる。
<第3実施形態>
次に、本発明の第3実施形態について説明する。第3実施形態に係る部品内蔵基板3は、上記した第1実施形態の部品内蔵基板1における第2部分基板40と表面実装部品60、61との間に第3部分基板80が形成されている点で第1実施形態と異なる。以下、第1実施形態と異なる部分について説明することとし、第1実施形態と共通する構成要素については、同じ符号を付して詳細な説明を省略する。
図9は、本発明の第3実施形態に係る部品内蔵基板3の断面図である。第3実施形態に係る部品内蔵基板3は、第1実施形態において説明したパターニング工程(図6)と表面実装工程(図7)との間のタイミングにおいて、第3部分基板80が追加される。
第3部分基板80は、第2部分基板40の第2導電層42に対して第3絶縁層81、及び第3導電層82を積層することで、第2部分基板40と同様の材料及び工程により形成することができる。そして、第3導電層82を部品内蔵基板3の外層回路として、表面実装部品60及び61を実装する。
このとき、図9に示すように、表面実装部品60と電子部品20とを導通させる2つの導通ビア50のように、互いの位置をずらして配置することができるため、表面実装部品60の配置を含む回路構成の自由度を向上させることができる。また、表面実装部品61と電子部品20とを導通させる2つの導通ビア50のように、互いの位置を合わせて直線上に配置することにより、第3部分基板80の追加で導電層を増加させながらも、表面実装部品61と電子部品20との配線長の増加を最小限に抑制することができる。
<第4実施形態>
次に、本発明の第4実施形態について説明する。第4実施形態に係る部品内蔵基板4は、上記した第1実施形態の部品内蔵基板1における電子部品20及び金属片16の形状が第1実施形態と異なる。以下、第1実施形態と異なる部分について説明することとし、第1実施形態と共通する構成要素については、同じ符号を付して詳細な説明を省略する。
図10は、本発明の第4実施形態に係る部品設置工程を表す断面図である。第4実施形態に係る部品内蔵基板4の電子部品20´は、第1面21の表面から突出するように第1電極端子22´が設けられ、第2面23の表面から突出するように2つの第2電極端子24´が設けられている。
第4実施形態に係る金属片16´は、電子部品20´が設置される表面において、第1電極端子22´に嵌合する凹部16aが形成されている。凹部16aは、上記した金属片固定工程において形成される。すなわち、金属片16´は、例えば圧入法が採用される場合には予め凹部16aが形成された金属片16´を第1部分基板10の貫通孔15に押し込むことにより形成され、カシメ法が採用される場合には電子部品20´の第1面21と略同一形状のプレス治具により押圧されて形成される。
ここで、電子部品20´を金属片16´に設置する際には、上記した第1実施形態における部品設置工程と同様に、両者の接触面に導電性ペースト30を塗布してもよい。
図11は、本発明の第4実施形態に係る部品内蔵基板4の断面図である。図11に示されるように、電子部品20´の第1電極端子22´が第1面21から突出する形状であったとしても、金属片16´に凹部16aを設けることにより、電子部品20´の第1面21の全体が第1電極端子22´を含めて金属片16´に接することになる。従って、部品内蔵基板4によれば、電子部品20´と金属片16´との導電性及び熱伝導性を良好に保つことができる。
1 部品内蔵基板
10 第1部分基板
11 第1導電層
15 貫通孔
16 金属片
20 電子部品
21 第1面
22 第1電極端子
23 第2面
24 第2電極端子
40 第2部分基板
41 第2絶縁層
42 第2導電層
50 導通ビア

Claims (10)

  1. 貫通孔が形成された第1部分基板と、
    前記貫通孔に固定された金属片と、
    前記金属片と接する第1電極端子が第1面に設けられ、前記第1面と反対側の第2面に第2電極端子が設けられた電子部品と、
    前記電子部品を埋設する絶縁層を含む第2部分基板と、を備える部品内蔵基板。
  2. 前記金属片は、前記貫通孔の内側面との互いの応力により前記貫通孔に固定されている、請求項1に記載の部品内蔵基板。
  3. 前記金属片は、前記電子部品における前記第1面の全体が接する形状である、請求項1又は2に記載の部品内蔵基板。
  4. 前記電子部品の前記第1電極端子と前記金属片との接触面に導電性ペーストが塗布されている、請求項1乃至3のいずれかに記載の部品内蔵基板。
  5. 前記絶縁層を貫通して前記電子部品の前記第2電極端子に接続される導通ビアを含み、 前記導通ビアに接するように表面実装部品が配設されている、請求項1乃至4のいずれかに記載の部品内蔵基板。
  6. 第1面に第1電極端子が設けられ、前記第1面と反対側の第2面に第2電極端子が設けられた電子部品を内蔵する部品内蔵基板の製造方法であって、
    第1部分基板に貫通孔を形成する貫通孔形成工程と、
    金属片を前記貫通孔に固定する金属片固定工程と、
    前記金属片と前記第1電極端子とが接するように前記電子部品を設置する部品設置工程と、
    前記電子部品を絶縁層で埋設する第2部分基板を形成する部品埋設工程と、を含む、部品内蔵基板の製造方法。
  7. 前記金属片固定工程においては、前記貫通孔の内側面と前記金属片との互いの応力により前記金属片を前記貫通孔に固定する、請求項6に記載の部品内蔵基板の製造方法。
  8. 前記金属片固定工程においては、前記電子部品における前記第1面の全体が前記金属片に接するように前記金属片の形状が設定される、請求項6又は7に記載の部品内蔵基板の製造方法。
  9. 前記部品設置工程においては、前記電子部品の前記第1電極端子と前記金属片との接触面に導電性ペーストを塗布する、請求項6乃至8のいずれかに記載の部品内蔵基板の製造方法。
  10. 前記絶縁層を貫通して前記電子部品の前記第2電極端子に接続される導通ビアを形成し、前記導通ビアに接するように表面実装部品を配設する表面実装工程を含む、請求項6乃至9のいずれかに記載の部品内蔵基板の製造方法。
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* Cited by examiner, † Cited by third party
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WO2022009300A1 (ja) * 2020-07-07 2022-01-13 株式会社メイコー 絶縁性放熱ブロック付き基板及びその製造方法
JP7161629B1 (ja) * 2021-03-05 2022-10-26 株式会社メイコー 部品内蔵基板、及びその製造方法
WO2023179842A1 (en) * 2022-03-21 2023-09-28 Hitachi Energy Switzerland Ag Power submodule, power module and method for producing a power module

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060523A (ja) * 2001-08-09 2003-02-28 Tdk Corp 無線通信モジュール
JP4973761B2 (ja) * 2009-05-25 2012-07-11 株式会社デンソー 半導体装置
US9673162B2 (en) * 2012-09-13 2017-06-06 Nxp Usa, Inc. High power semiconductor package subsystems
EP2836056A4 (en) * 2013-06-12 2015-12-16 Meiko Electronics Co Ltd METHOD FOR PRODUCING A HEAT-DISABLE PLATE
WO2017086095A1 (ja) * 2015-11-17 2017-05-26 株式会社村田製作所 多層基板及び電子機器
IT201700000518A1 (it) * 2017-01-03 2018-07-03 St Microelectronics Srl Dispositivo a semiconduttore, circuito e procedimento corrispondenti

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