JPWO2019082235A1 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JPWO2019082235A1 JPWO2019082235A1 JP2019549685A JP2019549685A JPWO2019082235A1 JP WO2019082235 A1 JPWO2019082235 A1 JP WO2019082235A1 JP 2019549685 A JP2019549685 A JP 2019549685A JP 2019549685 A JP2019549685 A JP 2019549685A JP WO2019082235 A1 JPWO2019082235 A1 JP WO2019082235A1
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- gettering layer
- manufacturing
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 312
- 238000005247 gettering Methods 0.000 claims abstract description 98
- 150000002500 ions Chemical class 0.000 claims abstract description 56
- 238000010030 laminating Methods 0.000 claims abstract description 19
- 239000000470 constituent Substances 0.000 claims abstract description 16
- 238000005498 polishing Methods 0.000 claims abstract description 8
- 230000001678 irradiating effect Effects 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000000356 contaminant Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910001385 heavy metal Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- -1 argon ions Chemical class 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
基板がより薄型化された場合であっても、ゲッタリング層を形成可能な半導体装置の製造方法、及びゲッタリング層が形成された半導体装置を提供すること。複数の基板が積層された半導体装置１の製造方法であって、第１の基板に対して第２の基板を積層する工程と、第２の基板の面のうち、デバイス層が形成される面とは逆の面を研磨する工程と、研磨された第２の基板の面に向けて、ゲッタリングに寄与する構成元素を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層を構成する工程と、を備える。
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
従来より、重金属等の汚染物質が半導体装置のシリコン基板中に侵入することで、半導体装置の半導体素子に影響が出ることが知られている。そこで、シリコン基板の裏面（半導体素子が形成される面とは反対の面）近傍に、ゲッタリング層と呼ばれる層を形成することが行われている。ゲッタリング層は、重金属元素を捕獲することができる。これにより、ゲッタリング層は、シリコン基板中への汚染物質の侵入を抑制することができる。
近年では、半導体装置の小型化がすすめられており、これに伴ってシリコン基板の薄型化も実現されている。そこで、薄型化されたシリコン基板であってもゲッタリング層を形成可能な半導体装置の製造方法が提案されている（例えば、特許文献１及び非特許文献１参照）。
"Ｉｍｐａｃｔ ｏｆ Ｂａｃｋｓｉｄｅ Ｃｕ Ｃｏｎｔａｍｉｎａｔｉｏｎ ｉｎ ｔｈｅ ３Ｄ ｉｎｔｅｇｒａｔｉｏｎ Ｐｒｏｃｅｓｓ"（２００９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ, １７２頁−１７３頁）
特許文献１に開示された半導体装置の製造方法では、シリコン基板の表面に半導体素子を形成した後に、シリコン基板の裏面にゲッタリング層が形成される。具体的には、シリコン基板の裏面に、アルゴンイオン等の不純物を打ち込むことでゲッタリング層が形成される。また、非特許文献１に開示された半導体装置の製造方法においても、アルゴンイオンをシリコン基板に打ち込むことで、ゲッタリング層が形成される。これにより、銅等の不純物をゲッタリング層で捕獲できるので、シリコン基板が汚染物質で汚染されることを抑制できる。
一方、シリコン基板がより薄型化される場合（例えば、２０μｍ以下）、シリコン基板に打ち込まれるイオンがシリコン基板の表面に達してしまうことが考えられる。シリコン基板の表面に達したイオンは、半導体素子に影響を与えることが考えられ好ましくない。そこで、シリコン基板がより薄型化された場合であっても、ゲッタリング層が形成されるのが好適である。
本発明は、基板がより薄型化された場合であっても、ゲッタリング層を形成可能な半導体装置の製造方法、及びゲッタリング層が形成された半導体装置を提供することを目的とする。
（ｉ）本発明は、複数の基板が積層された半導体装置の製造方法であって、第１の基板に対して第２の基板を積層する工程と、前記第２の基板の面のうち、デバイス層が形成される面とは逆の面を研磨する工程と、研磨された前記第２の基板の面に向けて、ゲッタリングに寄与する構成元素を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層を構成する工程と、を備える半導体装置の製造方法に関する。
（ｉｉ）また、前記第１の基板に対して前記第２の基板を積層する工程において、前記第２の基板の面のうち、デバイス層が形成される面が、前記第１の基板に対して対向配置されることが好ましい。
（ｉｉｉ）また、前記第１の基板に対して前記第２の基板を積層する工程において、前記第２の基板の面のうち、デバイス層が形成される面とは逆の面が、前記第１の基板に対して対向配置されることが好ましい。
（ｉｖ）また、前記ゲッタリング層を構成する工程において、前記第２の基板の面のうち一部の領域に前記ゲッタリング層が構成されることが好ましい。
（ｖ）また、前記ゲッタリング層を構成する工程は、前記第２の基板の面上にレジストを形成する工程と、前記第２の基板の面と前記レジストにクラスターイオンを照射する工程と、前記レジストを除去する工程と、を備えることが好ましい。
（ｖｉ）また、前記レジストを形成する工程において、前記レジストは、前記第２の基板内に形成される素子領域のうち、前記ゲッタリング層との距離が所定値以下となる素子領域に重なる位置に形成されることが好ましい。
（ｖｉｉ）また、前記レジストを形成する工程において、前記レジストは、前記第２の基板内に形成され、前記第２の基板の研磨される面に露出する領域のうち、極性が変化する境界に重なる位置に形成されることが好ましい。
（ｖｉｉｉ）また、前記レジストを形成する工程において、前記レジストは、前記ゲッタリング層を形成する厚さよりも厚く形成されることが好ましい。
（ｉｘ）また、クラスターイオンを照射する工程において、クラスターイオンは、金属が充填されるビアを囲繞する位置に照射されることが好ましい。
（ｘ）また、第１の基板に対して第２の基板を積層する工程において、上記（ｉｉ）〜（ｖｉｉｉ）のいずれかに記載された前記第２の基板の複数が前記第１の基板に積層されることが好ましい。
（ｘｉ）また、本発明は、複数の基板が積層された半導体装置であって、第１の基板と、前記第１の基板に重ね合わされる第２の基板と、を備え、少なくとも前記第２の基板は、クラスターイオンの構成元素を含むゲッタリング層を備え、前記ゲッタリング層は、前記第２の基板の研磨された面側に形成される半導体装置に関する。
本発明によれば、基板がより薄型化された場合であっても、ゲッタリング層を形成可能な半導体装置の製造方法、及びゲッタリング層が形成された半導体装置を提供することができる。
以下、本発明の各実施形態に係る半導体装置及び半導体装置の製造方法の各実施形態について、図面を参照して説明する。
まず、各実施形態に係る半導体装置の概要について説明する。
半導体装置は、複数の基板を積層して形成される。半導体装置は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。
まず、各実施形態に係る半導体装置の概要について説明する。
半導体装置は、複数の基板を積層して形成される。半導体装置は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。
基板のそれぞれには、重金属等の汚染物質を捕獲するためのゲッタリング層が形成される。ゲッタリング層は、基板の板面方向に沿って形成される。ゲッタリング層は、重金属等の汚染物質を捕獲する。これにより、ゲッタリング層は、汚染物質による基板内部の汚染を抑制する。
［第１実施形態］
次に、本発明の第１実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１〜図８を参照して説明する。
半導体装置１は、例えば、図１に示すように、複数の基板１０を積層して形成される。
基板１０のそれぞれは、基板本体２０と、デバイス層３０と、を備える。
次に、本発明の第１実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１〜図８を参照して説明する。
半導体装置１は、例えば、図１に示すように、複数の基板１０を積層して形成される。
基板１０のそれぞれは、基板本体２０と、デバイス層３０と、を備える。
基板本体２０は、例えば、シリコン基板である。基板本体２０は、厚さ方向の一方の面側にゲッタリング層４０（図４参照）を有する。本実施形態において、最下方（図１の紙面下方）に配置される基板１０（以下、第１の基板１０ａという。以下、基板１０と記載する場合、複数の基板１０のいずれであってもよいことを示す。）の基板本体２０ａは、より厚く形成される。そして、他の基板１０（以下、第２の基板１０ｂという）の基板本体２０ｂは、より薄く形成される。即ち、本実施形態において、より薄い基板本体２０ｂを有する第２の基板１０ｂは、より厚い（最も厚い）基板本体２０ａを有する１つの第１の基板１０ａ上に重ねて配置される。基板本体２０には、図４に示すように、極性の異なる複数の領域が形成される。
以下の説明において、第１の基板１０ａが備える構成の符号には「ａ」を付し、第２の基板１０ｂが備える構成の符号には、「ｂ」を付して説明する。一方で、「ａ」及び「ｂ」のいずれも付されない場合には、いずれの基板１０が備えていてもよいことを示す。
以下の説明において、第１の基板１０ａが備える構成の符号には「ａ」を付し、第２の基板１０ｂが備える構成の符号には、「ｂ」を付して説明する。一方で、「ａ」及び「ｂ」のいずれも付されない場合には、いずれの基板１０が備えていてもよいことを示す。
ゲッタリング層４０は、いわゆる歪層（結晶欠陥層）である。特に、第２の基板１０ｂのゲッタリング層４０は、クラスターイオンの構成元素（例えば、カーボンや水素原子）を含み、クラスターイオンの基板本体２０ｂへの照射（注入）により形成される。ゲッタリング層４０ｂは、基板本体２０ｂの厚さ方向一方側の面から所定の厚さで形成される。本実施形態において、ゲッタリング層４０ｂは、例えば、１００ｎｍ以下の厚さで形成される。
デバイス層３０は、例えば、トランジスタ３１ａ，３１ｂ及び絶縁層３２ａ，３２ｂ等を有する層である。デバイス層３０は、基板本体２０の厚さ方向の他方の面側に配置される。本実施形態において、デバイス層３０ａは、より厚い基板本体２０ａを有する第１の基板１０ａにおいて、基板本体２０ａの上方（図１の紙面上方）を向く面側に配置される。また、デバイス層３０ｂは、より薄い基板本体２０ｂを有する第２の基板１０ｂにおいて、基板本体２０ｂの下方（図１の紙面下方）を向く面側に配置される。デバイス層３０は、隣接する基板１０との間を電気的に接続する。
次に、本実施形態に係る半導体装置１の製造方法を説明する。
半導体装置１の製造方法は、第１の基板１０ａに対して第２の基板１０ｂを積層する工程と、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面とは逆の面を研磨する工程と、研磨された第２の基板１０ｂの面に向けて、ゲッタリングに寄与する構成元素（例えば、カーボンや水素）を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層を構成する工程と、を備える。
半導体装置１の製造方法は、第１の基板１０ａに対して第２の基板１０ｂを積層する工程と、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面とは逆の面を研磨する工程と、研磨された第２の基板１０ｂの面に向けて、ゲッタリングに寄与する構成元素（例えば、カーボンや水素）を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層を構成する工程と、を備える。
まず、積層する工程が実施される。第１の基板１０ａ及び第２の基板１０ｂは、図１に示すように、デバイス層３０ａ，３０ｂの形成される面（他方の面）を対向させた状態で配置される。そして、第１の基板１０ａ及び第２の基板１０ｂは、デバイス層３０ａ，３０ｂの表面で重ね合わされて接合される。
次いで、研磨する工程が実施される。図２に示すように、第２の基板１０ｂは、面の他方側（デバイス層３０ｂが形成される面とは逆の面側）を研磨される。即ち、第２の基板１０ｂの基板本体２０ｂは、他方の面側を研磨される。これにより、第２の基板１０ｂの基板本体２０ｂは、デバイス層３０ｂが形成される面とは逆の面を研磨される。第２の基板１０ｂの基板本体２０ｂは、例えば、５〜２０μｍの薄さまで研磨される。
次いで、ゲッタリング層４０ｂを構成する工程が実施される。具体的には、図３に示すように、ゲッタリング層４０ｂは、第２の基板１０ｂの基板本体２０ｂの一方面から、所定の厚さ（例えば、１００ｎｍ以下）で形成される。本実施形態において、ゲッタリング層４０ｂは、第２の基板１０ｂの基板本体２０ｂの一方の面側へクラスターイオンを照射することで形成される。クラスターイオンの照射によるゲッタリング層４０ｂの形成については後に詳述する。
さらに基板１０を積層する場合、図５に示すように、第３の基板１０ｃが、第２の基板１０ｂ上に位置合わせされる。このとき、第３の基板１０ｃは、デバイス層３０を第２の基板１０ｂの基板本体２０ｂの一方の面に対向させた状態で位置合わせされる。
次いで、図６に示すように、第３の基板１０ｃが、第２の基板１０ｂに接合される。そして、図７に示すように、第３の基板１０ｃの基板本体２０ｃの一方の面が研磨される。
次いで、図８に示すように、ゲッタリング層４０ｃが形成される。具体的には、ゲッタリング層４０ｃは、第３の基板１０ｃの基板本体２０ｃの一方の面側へクラスターイオン（例えば、カーボンや水素）を照射することで形成される。
クラスターイオンの照射によるゲッタリング層４０ｂの形成について、詳述する。
クラスターイオンは、例えば、カーボンや水素分子を含む原子又は分子の集まった塊である。クラスターイオンは、基板本体２０ｂの一方の面側に照射（注入）されると、そのエネルギーで瞬間的に１３５０〜１４００℃程度の高温状態となる。クラスターイオンは、高温となることで、基板本体２０ｂを融解する。その後、基板本体２０ｂは、急速に冷却される。これにより、照射されたクラスターイオンに含まれるカーボンや水素分子は、基板本体２０ｂの一方の面の表面近傍に固溶する。即ち、ゲッタリング層４０ｂとは、照射するイオンの構成元素が基板本体２０ｂ表面の結晶の格子間位置又は置換位置に固溶した層を意味する。ゲッタリング層４０ｂは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析）において、基板本体２０ｂの深さ方向（厚さ方向）における構成元素の濃度分布を測定した際に、バックグラウンドより多く検出される範囲として特定される。
クラスターイオンは、例えば、カーボンや水素分子を含む原子又は分子の集まった塊である。クラスターイオンは、基板本体２０ｂの一方の面側に照射（注入）されると、そのエネルギーで瞬間的に１３５０〜１４００℃程度の高温状態となる。クラスターイオンは、高温となることで、基板本体２０ｂを融解する。その後、基板本体２０ｂは、急速に冷却される。これにより、照射されたクラスターイオンに含まれるカーボンや水素分子は、基板本体２０ｂの一方の面の表面近傍に固溶する。即ち、ゲッタリング層４０ｂとは、照射するイオンの構成元素が基板本体２０ｂ表面の結晶の格子間位置又は置換位置に固溶した層を意味する。ゲッタリング層４０ｂは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析）において、基板本体２０ｂの深さ方向（厚さ方向）における構成元素の濃度分布を測定した際に、バックグラウンドより多く検出される範囲として特定される。
以上の第１実施形態に係る半導体装置１の製造方法及び半導体装置１によれば、以下の効果を奏する。
（１）半導体装置１の製造方法は、第１の基板１０ａに対して第２の基板１０ｂを積層する工程と、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面とは逆の面を研磨する工程と、研磨された第２の基板１０ｂの面に向けて、ゲッタリングに寄与する構成元素を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層４０ｂを構成する工程と、を備える。これにより、イオンの注入領域（深さ）を第２の基板１０ｂの逆の面側に限定することができる。したがって、第２の基板１０ｂのデバイス層３０が形成される面までイオンが到達してしまうことを抑制して、信頼度の高い半導体装置１を製造することができる。
（１）半導体装置１の製造方法は、第１の基板１０ａに対して第２の基板１０ｂを積層する工程と、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面とは逆の面を研磨する工程と、研磨された第２の基板１０ｂの面に向けて、ゲッタリングに寄与する構成元素を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層４０ｂを構成する工程と、を備える。これにより、イオンの注入領域（深さ）を第２の基板１０ｂの逆の面側に限定することができる。したがって、第２の基板１０ｂのデバイス層３０が形成される面までイオンが到達してしまうことを抑制して、信頼度の高い半導体装置１を製造することができる。
（２）第１の基板１０ａに対して第２の基板１０ｂを積層する工程において、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面が、第１の基板１０ａに対して対向配置されるようにした。これにより、第１の基板１０ａ及び第２の基板１０ｂを電気的に接続することができる。
（３）半導体装置１は、第１の基板１０ａと、第１の基板１０ａに重ね合わされる第２の基板１０ｂと、を備え、少なくとも第２の基板１０ｂは、クラスターイオンの構成元素を含むゲッタリング層４０ｂを備え、ゲッタリング層４０ｂは、第２の基板１０ｂの研磨された面側に形成される。これにより、第２の基板１０ｂがより薄い場合であってもゲッタリング層４０ｂを構成できる。
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置１の製造方法及び半導体装置１について、図９〜図１１を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体装置１は、ゲッタリング層４０ｂが第２の基板１０ｂの面のうち一部の領域に構成される点で、第１実施形態と異なる。また、第２実施形態に係る半導体装置１は、第２の基板１０ｂのデバイス層３０ｂの形成される面とは逆の面が、第１の基板１０ａに対して対向配置される点で第１実施形態と異なる。なお、第２実施形態では、第１の基板１０ａは、第２の基板１０ｂと同様に研磨されるとともに、クラスターイオンを用いたゲッタリング層４０ａを有する（図１１参照）。即ち、第２実施形態では、第１の基板１０ａ及び第２の基板１０ｂが同じ構成で形成される。
次に、本発明の第２実施形態に係る半導体装置１の製造方法及び半導体装置１について、図９〜図１１を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体装置１は、ゲッタリング層４０ｂが第２の基板１０ｂの面のうち一部の領域に構成される点で、第１実施形態と異なる。また、第２実施形態に係る半導体装置１は、第２の基板１０ｂのデバイス層３０ｂの形成される面とは逆の面が、第１の基板１０ａに対して対向配置される点で第１実施形態と異なる。なお、第２実施形態では、第１の基板１０ａは、第２の基板１０ｂと同様に研磨されるとともに、クラスターイオンを用いたゲッタリング層４０ａを有する（図１１参照）。即ち、第２実施形態では、第１の基板１０ａ及び第２の基板１０ｂが同じ構成で形成される。
第２の基板１０ｂの基板本体２０ｂは、デバイス層３０ｂの形成される面に沿って、極性の異なる複数の領域５０ｂを有する。また、第２の基板１０ｂの基板本体２０ｂは、極性の異なる複数の領域５０ｂよりも深い位置に極性の異なる他の領域６０ｂを有する（複数の領域の全体を素子領域７０という）。第２の基板１０ｂは、第１の実施形態よりもより薄く形成される。第２の基板１０ｂの基板本体２０ｂは、例えば、５μｍ程度の薄さで形成される。
極性の異なる複数の領域５０ｂは、例えば、Ｎ−ｗｅｌｌの領域５１ｂとＰ−ｗｅｌｌの領域５２ｂとが隣接配置される領域である。極性の異なる複数の領域５０ｂは、第２の基板１０ｂの基板本体２０ｂの他方の面（逆側の面）から所定の厚さで形成される。
極性の異なる他の領域６０ｂは、極性の異なる複数の領域５０ｂの一部に跨って、極性の異なる複数の領域５０ｂに重ねて配置される。極性の異なる他の領域６０ｂは、例えば、Ｎ−ｗｅｌｌの領域５１ｂとＰ−ｗｅｌｌの領域５２ｂの一部に跨って重ねて配置される。極性の異なる他の領域６０ｂは、所定の厚さで形成される。即ち、極性の異なる他の領域６０ｂは、極性の異なる複数の領域５０ｂよりも基板本体２０ｂの一方の面側（ゲッタリング層４０ｂが形成される面側）に近い位置に形成される。
次に、第２実施形態に係る半導体装置１の製造方法について説明する。
まず、第２の基板１０ｂの一方の面が研磨される。具体的には、第２の基板１０ｂの基板本体２０ｂの一方の面（デバイス層３０ｂが形成される面とは逆の面）が、研磨される。次いで、ゲッタリング層４０ｂが構成される。
ゲッタリング層４０ｂを形成する工程は、第２の基板１０ｂの面上にレジスト８０ｂを形成する工程と、第２の基板１０ｂの面とレジスト８０ｂにクラスターイオンを照射する工程と、レジスト８０ｂを除去する工程と、を備える。
まず、第２の基板１０ｂの面上にレジスト８０ｂを形成する工程が実施される。図１０に示すように、第２の基板１０ｂの一方の面側（研磨された面側）にレジスト８０ｂが形成される。レジスト８０ｂは、第２の基板１０ｂ内に形成される素子領域７０ｂ（極性の異なる複数の領域５０ｂ及び極性の異なる他の領域６０ｂ）のうち、ゲッタリング層４０ｂとの距離が所定値以下となる素子領域７０ｂに重なる位置に形成される。本実施形態において、レジスト８０ｂは、極性の異なる他の領域６０ｂと重なる位置に形成される。
次いで、第２の基板１０ｂの面とレジスト８０ｂにクラスターイオンを照射する工程が実施される。これにより、第２の基板１０ｂの基板本体２０ｂの一方の面側から所定の深さのゲッタリング層４０ｂが形成される。具体的には、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、レジスト８０ｂの形成されていない面領域の位置にゲッタリング層４０ｂが形成される。一方、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、レジスト８０ｂの形成されている面領域の位置にはゲッタリング層４０ｂが形成されない。即ち、極性の異なる他の領域６０ｂと重なる位置には、ゲッタリング層４０ｂが形成されない。
次いで、レジスト８０ｂを除去する工程が実施される。これにより、第２の基板１０ｂの基板本体２０ｂの一方の面上から、レジスト８０ｂが除去される。また、第１の基板１０ａも第２の基板１０ｂと同様に形成される。
次いで、図１１に示すように、第２の基板１０ｂに対して第１の基板１０ａを積層する工程が実施される。本実施形態において、第１の基板１０ａは、第２の基板１０ｂと同様の構成を有する。第２の基板１０ｂは、第１の基板１０ａと一方の面同士を対向させた状態で接合される。即ち、第２の基板１０ｂのゲッタリング層は、第１の基板１０ａのゲッタリング層４０ｂと対向した状態で接合される。
以上の第２実施形態に係る半導体装置１の製造方法及び半導体装置１によれば、以下の効果を奏する。
（４）第１の基板１０ａに対して第２の基板１０ｂを積層する工程において、第２の基板１０ｂの面のうち、デバイス層３０ｂが形成される面とは逆の面が、第１の基板１０ａに対して対向配置されるようにした。これにより、半導体装置１の汎用性を高めることができる。
（５）ゲッタリング層４０ｂを構成する工程において、第２の基板１０ｂの面のうち一部の領域にゲッタリング層４０ｂが構成される。これにより、目的に合わせた位置にゲッタリング層４０ｂを構成することができるので、半導体装置１の汎用性をより高めることができる。
（６）ゲッタリング層４０ｂを構成する工程は、第２の基板１０ｂの面上にレジスト８０ｂを形成する工程と、第２の基板１０ｂの面とレジスト８０ｂにクラスターイオンを照射する工程と、レジスト８０ｂを除去する工程と、を備える。これにより、ゲッタリング層４０ｂを構成する領域を適宜決定することができる。
（７）レジスト８０ｂを形成する工程において、レジスト８０ｂは、第２の基板１０ｂ内に形成される素子領域７０ｂのうち、ゲッタリング層４０ｂとの距離が所定値以下となる素子領域７０ｂに重なる位置に形成される。これにより、ゲッタリング層４０ｂと、素子領域７０ｂとの間に所定以上の距離を開けることができるので、ゲッタリング層４０ｂと素子領域７０ｂとの間にリークが発生することを抑制できる。
（８）レジスト８０ｂを形成する工程において、レジスト８０ｂは、ゲッタリング層４０ｂを形成する厚さよりも厚く形成される。これにより、レジスト８０ｂを通過して第２の基板１０ｂ上にゲッタリング層４０ｂが形成されることを抑制できる。
［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１２及び図１３を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る半導体装置１は、基板１０がさらに薄く形成される点で第２実施形態と異なる。これにより、第３実施形態に係る半導体装置１は、極性の異なる複数の領域５０ｂが基板本体２０ｂの他の面にも露出する点で第２実施形態と異なる。また、第３実施形態に係る半導体装置１は、極性の異なる複数の領域５０ｂにゲッタリング層４０ｂが形成される点で第１実施形態及び第２実施形態と異なる。第３の実施形態における第１の基板１０ａは、第２の基板１０ｂと同様の構成で形成される。
次に、本発明の第３実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１２及び図１３を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る半導体装置１は、基板１０がさらに薄く形成される点で第２実施形態と異なる。これにより、第３実施形態に係る半導体装置１は、極性の異なる複数の領域５０ｂが基板本体２０ｂの他の面にも露出する点で第２実施形態と異なる。また、第３実施形態に係る半導体装置１は、極性の異なる複数の領域５０ｂにゲッタリング層４０ｂが形成される点で第１実施形態及び第２実施形態と異なる。第３の実施形態における第１の基板１０ａは、第２の基板１０ｂと同様の構成で形成される。
第２の基板１０ｂの基板本体２０ｂは、例えば、２〜５μｍの厚さである。第２の基板１０ｂの基板本体２０ｂは、例えば、図１２に示すように、極性の異なる複数の領域５０ｂによって構成される。
ゲッタリング層４０ｂは、極性の異なる複数の領域５０ｂのそれぞれに独立して形成される。換言すると、ゲッタリング層４０ｂは、極性の異なる複数の領域５０ｂのそれぞれの極性の変化する境界Ｂには配置されない。ゲッタリング層は、基板本体２０ｂの一方の面側に所定の厚さで形成される。
次に、第３実施形態に係る半導体装置１の製造方法について説明する。
まず、第２の基板１０ｂを研磨する工程が実施される。これにより第２の基板１０ｂの基板本体２０ｂは、２〜５μｍの厚さに研磨される。次いで、ゲッタリング層４０ｂを構成する工程が実施される。
まず、第２の基板１０ｂを研磨する工程が実施される。これにより第２の基板１０ｂの基板本体２０ｂは、２〜５μｍの厚さに研磨される。次いで、ゲッタリング層４０ｂを構成する工程が実施される。
第２の基板１０ｂの面上にレジスト８０ｂを構成する工程において、図１３に示すように、レジスト８０ｂは、第２の基板１０ｂ内に形成され、第２の基板１０ｂの研磨される面に露出する領域のうち、極性が変化する境界Ｂに重なる位置に形成される。次いで、第２の基板１０ｂの面とレジスト８０ｂとにクラスターイオンを照射する工程が実施される。
クラスターイオンを照射する工程において、第２の基板１０ｂの基板本体２０ｂの一方の面に、ゲッタリング層４０ｂが形成される。ここで、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、レジスト８０ｂが形成された位置にはゲッタリング層４０ｂが形成されない。即ち、極性が変化する境界Ｂには、ゲッタリング層４０ｂが形成されない。これにより、極性が変化する複数の領域５０ｂのそれぞれに独立してゲッタリング層が形成される。
次いで、レジスト８０ｂを除去する工程において、レジスト８０ｂが除去される。また、第１の基板１０ａも第２の基板１０ｂと同様に形成される。そして、複数の基板１０を積層する工程において、第１実施形態又は第２実施形態と同様に、第２の基板１０ｂと第１の基板１０ａとが積層される。
以上の第３実施形態に係る半導体装置１の製造方法及び半導体装置１によれば、上記（８）の効果に加え、以下の効果を奏する。
（９）レジスト８０ｂを形成する工程において、レジスト８０ｂは、第２の基板１０ｂ内に形成され、第２の基板１０ｂの研磨される面に露出する領域のうち、極性が変化する境界Ｂに重なる位置に形成される。これにより、極性が変化する複数の領域５０ｂ間にリークが発生することを抑制できる。
［第４実施形態］
次に、第４実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１４を参照して説明する。第４実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
次に、第４実施形態に係る半導体装置１及び半導体装置１の製造方法について、図１４を参照して説明する。第４実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第４実施形態に係る半導体装置１は、図１４に示すように、第２の基板１０ｂが、金属の充填されるビア９０ｂを有する点で第１〜第３実施形態と異なる。また、第４実施形態に係る半導体装置１は、ビア９０ｂを囲繞する位置にゲッタリング層４０ｂが形成される点で第１〜第３実施形態と異なる。これに伴い、第４実施形態に係る半導体装置１の製造方法は、クラスターイオンを照射する工程において、クラスターイオンが、金属Ｍの充填されるビア９０ｂを囲繞する位置に照射される点で第１〜第３実施形態と異なる。なお、第４実施形態において、第１の基板１０ａは、第２の基板１０ｂと同じ構成を有する。
ビア９０ｂは、デバイス層３０ｂ及び基板本体２０ｂを厚さ方向に貫通して形成される。本実施形態において、ビア９０ｂは、Ｐ−ｗｅｌｌの領域５２ｂを貫通して形成される。また、ビア９０ｂは、基板本体２０ｂからデバイス層３０ｂに向かう厚さ方向において、徐々に拡径して形成される。ビア９０ｂは、例えば、銅等の金属Ｍが充填される。即ち、ビア９０ｂは、配線が形成される位置に配置される。
ゲッタリング層４０ｂは、ビア９０ｂを囲繞する位置に形成される。具体的には、ゲッタリング層４０ｂは、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、ビア９０ｂを囲繞する位置に形成される。
次に、本実施形態に係る半導体装置１の製造方法について説明する。
研磨する工程は、第３実施形態と同様である。次いで、レジスト８０ｂを形成する工程において、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、ビア９０ｂを囲繞する位置以外の領域に重なるレジスト８０ｂが形成される。次いで、クラスターイオンを照射する工程において、第２の基板１０ｂの基板本体２０ｂの一方の面と、レジスト８０ｂとにクラスターイオンが照射される。これにより、第２の基板１０ｂの基板本体２０ｂの一方の面のうち、ビア９０ｂを囲繞する位置にゲッタリング層４０ｂが構成される。
次いで、レジスト８０ｂを除去する工程において、レジスト８０ｂが除去される。また、第１の基板１０ａも第２の基板１０ｂと同様に形成される。第２の基板１０ｂと第１の基板１０ａを積層する工程は、第２実施形態や第３実施形態と同様である。
以上の第４実施形態に係る半導体装置１の製造方法及び半導体装置１によれば、上記（９）の効果に加え、以下の効果を奏する。
（１０）クラスターイオンを照射する工程において、クラスターイオンは、金属Ｍが充填されるビア９０ｂを囲繞する位置に照射される。これにより、ビア９０ｂに充填される金属Ｍが基板本体２０ｂに侵入することを抑制でき、半導体装置１の信頼性を向上できる。
以上、本発明の半導体装置及び半導体装置の製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態におけるクラスターイオンについて、カーボン及び水素原子を含むとしたが、これに制限されない。即ち、クラスターイオンは、ゲッタリング層４０ｂを形成可能な他の種々の原子や分子を含むことができる。例えば、第３実施形態において極性の異なる複数の領域５０ｂのうちＰ−ｗｅｌｌの領域５２ｂに対しては、クラスターイオンとしてＢ１０Ｈ１４、Ｂ１８Ｈ２２等を照射しても良い。この場合、領域５１ｂを覆うようにレジスト８０ｂを形成しておく。
また、上記実施形態において、第１の基板１０ａ、第２の基板１０ｂ、及び第３の基板１０ｃを積層する形態について説明したが、４つ以上の基板１０が積層されるようにしてもよい。また、第１の基板１０ａはデバイス層３０ａが形成されない基板本体２０ａのみからなる基板でも良く、あるいは例えばガラス材等からなる支持基板でも良い。この場合、第１の基板はその上に複数の基板が積層された後に取り除かれてもよい。また、クラスターイオンを照射した面にさらに基板１０を積層する場合に、クラスターイオンを照射した面をさらに研磨してから積層してもよい。また、第２〜第４実施形態において、第１の基板１０ａを第１の実施形態と同様とした上で、第１の基板１０ａ以外の基板１０を第２の基板１０ｂと同じ構造としてもよい。また、３つ以上の基板１０を積層する場合、最も上方に位置する基板（例えば、図７の紙面最上方の第３の基板１０ｃ）は、基板本体２０の一方の面が研磨されるのみでもよい。
また、上記実施形態において、第１の基板１０ａは、基板本体２０ａの一方の面側にイントリンシックゲッタリング層が形成されてもよい。
また、上記第２〜第４実施形態において、第１の基板１０ａを第２の基板１０ｂと同じ構成であるとしたが、第１の基板１０ａを第１の実施形態と同様とし、第２の基板１０ｂ及び第３の基板１０ｃを同様の構成としてもよい。
１ 半導体装置
１０ａ 第1の基板
１０ｂ 第２の基板
２０，２０ａ，２０ｂ 基板本体
３０，３０ａ，３０ｂ デバイス層
４０，４０ａ，４０ｂ ゲッタリング層
７０ｂ 素子領域
８０ｂ レジスト
９０ｂ ビア
Ｂ 境界
１０ａ 第1の基板
１０ｂ 第２の基板
２０，２０ａ，２０ｂ 基板本体
３０，３０ａ，３０ｂ デバイス層
４０，４０ａ，４０ｂ ゲッタリング層
７０ｂ 素子領域
８０ｂ レジスト
９０ｂ ビア
Ｂ 境界
Claims (11)
- 複数の基板が積層された半導体装置の製造方法であって、
第１の基板に対して第２の基板を積層する工程と、
前記第２の基板の面のうち、デバイス層が形成される面とは逆の面を研磨する工程と、
研磨された前記第２の基板の面に向けて、ゲッタリングに寄与する構成元素を含むクラスターイオンを照射して、クラスターイオンの構成元素を含むゲッタリング層を構成する工程と、
を備える半導体装置の製造方法。 - 前記第１の基板に対して前記第２の基板を積層する工程において、前記第２の基板の面のうち、デバイス層が形成される面が、前記第１の基板に対して対向配置される請求項１に記載の半導体装置の製造方法。
- 前記第１の基板に対して前記第２の基板を積層する工程において、前記第２の基板の面のうち、デバイス層が形成される面とは逆の面が、前記第１の基板に対して対向配置される請求項１又は２に記載の半導体装置の製造方法。
- 前記ゲッタリング層を構成する工程において、前記第２の基板の面のうち一部の領域に前記ゲッタリング層が構成される請求項１〜３のいずれかに記載の半導体装置の製造方法。
- 前記ゲッタリング層を構成する工程は、
前記第２の基板の面上にレジストを形成する工程と、
前記第２の基板の面と前記レジストにクラスターイオンを照射する工程と、
前記レジストを除去する工程と、
を備える請求項４に記載の半導体装置の製造方法。 - 前記レジストを形成する工程において、前記レジストは、前記第２の基板内に形成される素子領域のうち、前記ゲッタリング層との距離が所定値以下となる素子領域に重なる位置に形成される請求項５に記載の半導体装置の製造方法。
- 前記レジストを形成する工程において、前記レジストは、前記第２の基板内に形成され、前記第２の基板の研磨される面に露出する領域のうち、極性が変化する境界に重なる位置に形成される請求項５に記載の半導体装置の製造方法。
- 前記レジストを形成する工程において、前記レジストは、前記ゲッタリング層を形成する厚さよりも厚く形成される請求項５〜７のいずれかに記載の半導体装置の製造方法。
- クラスターイオンを照射する工程において、クラスターイオンは、金属が充填されるビアを囲繞する位置に照射される請求項５〜８のいずれかに記載の半導体装置の製造方法。
- 第１の基板に対して第２の基板を積層する工程において、請求項２〜８のいずれかに記載された前記第２の基板の複数が前記第１の基板に積層される半導体装置の製造方法。
- 複数の基板が積層された半導体装置であって、
第１の基板と、
前記第１の基板に重ね合わされる第２の基板と、
を備え、
少なくとも前記第２の基板は、クラスターイオンの構成元素を含むゲッタリング層を備え、
前記ゲッタリング層は、前記第２の基板の研磨された面側に形成される半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2017/038146 WO2019082235A1 (ja) | 2017-10-23 | 2017-10-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2019082235A1 true JPWO2019082235A1 (ja) | 2020-10-22 |
Family
ID=66246833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019549685A Pending JPWO2019082235A1 (ja) | 2017-10-23 | 2017-10-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPWO2019082235A1 (ja) |
| CN (1) | CN111247621A (ja) |
| WO (1) | WO2019082235A1 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518869A (ja) * | 2005-12-09 | 2009-05-07 | セムイクウィップ・インコーポレーテッド | 炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法 |
| JP2011176003A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012243812A (ja) * | 2011-05-16 | 2012-12-10 | Toyota Motor Corp | 半導体素子の製造方法 |
| JP2014099477A (ja) * | 2012-11-13 | 2014-05-29 | Sumco Corp | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
| JP2015035467A (ja) * | 2013-08-08 | 2015-02-19 | 株式会社Sumco | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
| WO2015186625A1 (ja) * | 2014-06-03 | 2015-12-10 | 株式会社日本製鋼所 | ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5402040B2 (ja) * | 2009-02-06 | 2014-01-29 | ソニー株式会社 | 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板 |
| JP6535432B2 (ja) * | 2012-11-13 | 2019-06-26 | 株式会社Sumco | 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法 |
-
2017
- 2017-10-23 JP JP2019549685A patent/JPWO2019082235A1/ja active Pending
- 2017-10-23 CN CN201780096095.3A patent/CN111247621A/zh active Pending
- 2017-10-23 WO PCT/JP2017/038146 patent/WO2019082235A1/ja active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518869A (ja) * | 2005-12-09 | 2009-05-07 | セムイクウィップ・インコーポレーテッド | 炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法 |
| JP2011176003A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012243812A (ja) * | 2011-05-16 | 2012-12-10 | Toyota Motor Corp | 半導体素子の製造方法 |
| JP2014099477A (ja) * | 2012-11-13 | 2014-05-29 | Sumco Corp | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
| JP2015035467A (ja) * | 2013-08-08 | 2015-02-19 | 株式会社Sumco | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
| WO2015186625A1 (ja) * | 2014-06-03 | 2015-12-10 | 株式会社日本製鋼所 | ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111247621A (zh) | 2020-06-05 |
| WO2019082235A1 (ja) | 2019-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101386944B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101511070B1 (ko) | 반도체 기판의 제작 방법, 반도체 장치, 및 전자기기 | |
| US9735116B2 (en) | Seal ring structure to avoid delamination defect | |
| CN105849870A (zh) | 基板加工方法及半导体装置的制造方法 | |
| KR101436313B1 (ko) | 다층 실리콘 웨이퍼의 제작법 | |
| US20090280620A1 (en) | Method for Producing Soi Wafer | |
| KR20090037365A (ko) | 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 | |
| KR20100096053A (ko) | 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 | |
| TW200943477A (en) | Method for manufacturing SOI substrate | |
| JP2006041258A (ja) | ゲッタリング層を有する半導体チップとその製造方法 | |
| WO2015186625A1 (ja) | ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置 | |
| US20240047271A1 (en) | Method of manufacturing microelectronic devices, related devices, systems, and apparatus | |
| JP2007502541A (ja) | Ｓｉｍｏｘ・ｓｏｉシリコン基板中の内部ゲッタリング | |
| CN102214594A (zh) | 用于制造半导体衬底的方法 | |
| EP3249689B1 (fr) | Procédé de formation de transistors pdsoi et fdsoi sur un même substrat | |
| JPWO2019082235A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7329550B2 (en) | Method for analyzing the structure of deep trench capacitors and a preparation method thereof | |
| KR101563137B1 (ko) | 표시 장치 및 상기 표시 장치의 제작 방법 | |
| JP2012204616A (ja) | ホール素子及びその製造方法、半導体装置 | |
| JP2006303201A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2018181910A (ja) | 光半導体装置の製造方法 | |
| FR3065576A1 (fr) | Procede de gravure d'une couche a base de sin | |
| JP2022174557A (ja) | 半導体装置の製造方法 | |
| US20080308905A1 (en) | Semi-conductor device, and method of making the same | |
| CN106340452A (zh) | 金属栅极结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210608 |