KR101563137B1 - 표시 장치 및 상기 표시 장치의 제작 방법 - Google Patents

표시 장치 및 상기 표시 장치의 제작 방법 Download PDF

Info

Publication number
KR101563137B1
KR101563137B1 KR1020090026493A KR20090026493A KR101563137B1 KR 101563137 B1 KR101563137 B1 KR 101563137B1 KR 1020090026493 A KR1020090026493 A KR 1020090026493A KR 20090026493 A KR20090026493 A KR 20090026493A KR 101563137 B1 KR101563137 B1 KR 101563137B1
Authority
KR
South Korea
Prior art keywords
pixel
single crystal
semiconductor
wiring
crystal semiconductor
Prior art date
Application number
KR1020090026493A
Other languages
English (en)
Other versions
KR20090103829A (ko
Inventor
쿠니오 호소야
사이시 후지카와
타카히로 카사하라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20090103829A publication Critical patent/KR20090103829A/ko
Application granted granted Critical
Publication of KR101563137B1 publication Critical patent/KR101563137B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/105—Materials and properties semiconductor single crystal Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/18—Tiled displays

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 화소를 구성하는 소자로서, 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화 및 고정세화(高精細化)를 달성하는 것을 목적의 하나로 한다.
베이스 기판의 표면에 복수의 단결정 반도체 기판을 각각 접합하고, 복수의 단결정 반도체 기판의 일부를 각각 박리함으로써, 베이스 기판 위에, 단결정 반도체막으로 구성되는 단결정 반도체막 설치 영역을 복수 형성하고, 단결정 반도체막 설치 영역에 단결정 반도체막을 채널 형성 영역으로서 사용하는 트랜지스터를 형성하고, 단결정 반도체막 설치 영역과, 단결정 반도체막 비설치 영역에 각각 화소 전극을 형성하는 공정을 포함하고, 단결정 반도체막 비설치 영역에 형성된 화소 전극에 전기적으로 접속하는 트랜지스터를 단결정 반도체막 설치 영역에 형성된 단결정 반도체막을 사용하여 형성한다.
표시 장치, 화소 전극, 스위칭 소자, 단결정 반도체 막, 채널 형성 영역

Description

표시 장치 및 상기 표시 장치의 제작 방법{Display device and manufacturing method thereof}
본 발명은 표시 장치 및 그 제작 방법에 관한 것으로, 특히 단결정 반도체막을 사용한 표시 장치 및 그 제작 방법에 관한 것이다.
근년에 들어, 벌크형의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체막이 존재하는 SOI(Silicon on Insulator) 기판을 사용한 집적 회로가 개발되어 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판 간에서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적 회로의 성능을 향상시키는 것으로서 주목받고 있다.
SOI 기판을 제조하는 방법의 하나로, 스마트컷(등록 상표)법이 알려져 있다. 스마트컷법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 이온 주입층을 형성한다. 다음에, 산화 실리콘막을 통하여, 수소 이온을 주입한 실리콘 웨이퍼를 별도의 실리콘 웨이퍼에 본딩(접합)시킨다. 그 후, 열 처리를 함으로써, 이온 주입층이 벽개면(壁開面)이 되고, 수소 이온을 주입한 실리 콘 웨이퍼가 박막 형상으로 박리하고, 베이스 기판이 되는 실리콘 웨이퍼 위에 단결정 실리콘막을 형성할 수 있다.
이러한 스마트컷법을 사용하여 단결정 실리콘막을 유리로 이루어지는 지지기판 위에 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조). 유리기판은 실리콘 웨이퍼보다도 대면적화가 가능하고 또한 저가의 기판이기 때문에, 주로, 액정 표시 장치 등의 제조에 사용되고 있다.
그런데, 통상, 형성 가능한 유리기판의 사이즈에 대하여, 모재(母材)가 되는 실리콘 잉곳 또는 실리콘 웨이퍼의 사이즈는 작다. 따라서, 스마트컷법을 사용하여 유리기판 위에 형성된 단결정 반도체막을 사용하여 표시 장치를 제작하는 경우에는, 표시부의 대형화가 곤란해진다.
따라서, 단결정 반도체막을 사용하여, 대형의 표시부를 구비하는 표시 장치를 제작하는 경우에는, 복수의 실리콘 웨이퍼를 대면적의 유리기판에 접합할 필요가 있다. 예를 들어, 특허문헌 2에는, 액티브 매트릭스 액정 디스플레이용의 SOI 기판으로서, 유리기판에 단결정 실리콘의 소편을 타일(tile)형으로 만드는 기술이 개시되어 있다.
그런데, 동일한 표시 면적을 갖는 표시 장치에 있어서 표시 영역의 해상도를 향상시키기 위해서는, 화소의 사이즈를 작게 할 필요가 있다. 화소의 사이즈를 작게 하는 경우, 각 화소에 형성되어 있는 박막 트랜지스터(TFT)끼리의 간격도 필연적으로 작아진다. 그러나, 접합에 의해 유리기판 위에 형성되는 복수의 단결정 실리콘의 사이(이음매)에는, 실리콘이 존재하지 않기 때문에 박막 트랜지스터를 제작 할 수 없다. 그 결과, 표시부의 해상도를 향상시키는 것(고정세화)이 곤란해진다.
또한, 일반적으로 반도체 기판의 단부(端部)는 둥그스름하게 되어 있고, 상기 단부에 있어서의 접합이 불충분하게 된다(예를 들면, 특허문헌 3 참조). 따라서, 복수의 반도체 기판을 서로 인접하도록 배치한 경우라도, 반도체 기판 간의 이음매를 완전히 없애는 것은 매우 곤란하다.
[특허문헌 1] 일본 공개특허공보 제(평)11-163363호
[특허문헌 2] 일본 국제공개특허공보 제2005-539259호
[특허문헌 3] 일본 공개특허공보 2001-345435호
본 발명은 화소를 구성하는 소자로서, 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화 및 고정세화를 달성하는 것을 목적의 하나로 한다. 또는, 화소를 구성하는 소자로서, 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화 및 고정세화를 달성하는 동시에, 신호의 지연에 의한 표시 불량을 저감하는 것을 목적의 하나로 한다.
본 발명의 하나는, 복수의 화소를 구비하는 표시부에서, 상기 복수의 화소의 각각에 대응하는 스위칭 소자를 단결정 반도체막으로 각각 구성하고, 일부의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 다른 화소의 영역에 형성하는 것을 특징으로 한다.
또, 본 명세서에 있어서, 「화소」란 화상을 구성하고 있는 최소 단위를 말한다. 디스플레이에 있어서, R, G, B(또는 R, G, B, W)로 이루어지는 화소를 통틀어 1 화소를 말하는 경우가 있지만, 본 명세서에서는, R, G, B(또는 R, G, B, W)로 이루어지는 화소를 각각 1 화소라고 부른다.
또한, 본 명세서에 있어서, 「화소의 영역」이란, 1 화소가 차지하는 영역을 가리킨다. 구체적으로는 이 1 화소마다 각각 화소 전극이 형성되어 있는 경우에는, 화소 전극이 형성되는 영역(화소 전극 형성 영역) 및 상기 화소 전극 형성 영역의 근방의 영역을 화소의 영역이라고 한다. 예를 들어, 화소 전극이 매트릭스 형상으로 배열되어 있는 경우에는, 상기 화소 전극의 위치에 따라서 편의상 구분한 영역을 말한다. 또한, IPS(In-Plane-Switching) 방식과 같이 1 화소마다 화소 전극이 형성되어 있지 않은 경우에는, 화상을 구성하고 있는 단위 셀마다에 따라서 편의상 구분한 영역을 말한다.
또한, 본 발명의 하나는, 상기 구성에 있어서, 복수의 화소는 각각 화소 전극을 갖고, 일부의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막과, 다른 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막이, 다른 화소의 화소 전극의 하방 또는 그 근방에 형성되어 있는 것을 특징으로 한다.
여기에서, 어떤 화소(제 1 화소)에 대응하는 스위칭 소자를 구성하는 제 1 단결정 반도체막과, 다른 화소(제 2 화소)에 대응하는 스위칭 소자를 구성하는 제 2 단결정 반도체막이, 제 2 화소에 대응하는 제 2 화소 전극의 근방에 형성되어 있다는 것은, 제 1 단결정 반도체막 및 제 2 단결정 반도체막이 제 1 화소에 대응하는 제 1 화소 전극보다 제 2 화소 전극의 근처에 형성되어 있는 것을 말한다.
또한, 본 발명의 하나는, 상기 구성에 있어서, 일부의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막과, 다른 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막이 집약하여 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 하나는, 상기 구성에 있어서, 일부의 화소에 대응하는 스위칭 소자와 일부의 화소에 형성된 화소 전극이, 제 1 배선을 통하여 전기적으로 접속되고, 다른 화소에 대응하는 스위칭 소자와 다른 화소에 형성된 화소 전극이, 제 2 배선을 통하여 전기적으로 접속되어 있고, 제 1 배선은 제 2 배선보다 길고 , 제 1 배선의 저항값이 제 2 배선의 저항값보다 작은 것을 특징으로 한다. 또, 「배선의 저항값」이란, 배선의 단위 길이 당의 저항값을 가리킨다. 따라서, 본 발명에서는, 상대적으로 긴 배선인 제 1 배선의 저항값을 제 2 배선의 저항값보다 작게 한다.
또한, 본 발명의 하나는, 상기 구성에 있어서, 일부의 화소가, 표시부에서의 행 방향 및/또는 열 방향을 따라서 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 하나는, 상기 구성에 있어서, 스위칭 소자가, 단결정 반도체막을 채널 형성 영역으로 하는 트랜지스터인 것을 특징으로 한다.
또한, 본 발명의 하나는, 베이스 기판과, 복수의 단결정 반도체 기판을 준비하여, 베이스 기판의 표면에 복수의 단결정 반도체 기판을 각각 접합하고, 복수의 단결정 반도체 기판의 일부를 각각 분리함으로써, 베이스 기판 위에, 단결정 반도체막으로 구성되는 단결정 반도체막 설치 영역을 복수 형성하고, 단결정 반도체막 설치 영역에 단결정 반도체막을 채널 형성 영역으로서 사용하는 트랜지스터를 형성하고, 단결정 반도체막 설치 영역과, 단결정 반도체막 비설치 영역에 각각 화소 전극을 형성하는 공정을 포함하고, 단결정 반도체막 비설치 영역에 형성된 화소 전극에 전기적으로 접속하는 트랜지스터를 단결정 반도체막 설치 영역에 형성된 단결정 반도체막을 사용하여 형성하는 것을 특징으로 한다. 또, 단결정 반도체막 비설치 영역이란 복수의 단결정 반도체막 설치 영역의 사이에 위치하는 영역이고, 단결정 반도체막이 형성되어 있지 않은 영역을 말한다.
또한, 본 발명의 하나는, 베이스 기판과, 복수의 단결정 반도체 기판을 준비 하여, 베이스 기판의 표면에 복수의 단결정 반도체 기판을 각각 접합하고, 복수의 단결정 반도체 기판의 일부를 각각 분리함으로써, 베이스 기판 위에, 단결정 반도체막으로 구성되는 단결정 반도체막 설치 영역을 복수 형성하고, 단결정 반도체막 설치 영역에 단결정 반도체막을 채널 형성 영역으로서 사용하는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 복수의 트랜지스터를 형성하고, 단결정 반도체막 비설치 영역에 제 1 화소 전극을 형성하는 동시에, 단결정 반도체막 설치 영역에 제 2 화소 전극을 형성하고, 제 1 트랜지스터와 제 1 화소 전극을 전기적으로 접속하는 제 1 배선과, 제 2 트랜지스터와 제 2 화소 전극을 전기적으로 접속하는 제 2 배선을 형성하는 공정을 포함하고, 제 1 배선을 제 2 배선보다 길게 형성하고, 제 1 배선의 저항값을 제 2 배선의 저항값보다 작게 하는 것을 특징으로 한다.
본 명세서에 있어서의 「단결정」이란, 결정면, 결정축이 일치하는 결정이고, 그것을 구성하고 있는 원자 또는 분자가 공간적으로 규칙 바른 배열로 되어 있는 것을 말한다. 다만, 단결정은 원자가 규칙 바르게 배열함으로써 구성되는 것이지만, 일부에 이 배열의 흐트러짐이 있는 격자 결함을 포함하는 것, 의도적 또는 비의도적으로 격자 변형을 갖는 것도 포함된다.
또한, 본 명세서 중에 있어서 표시 장치란, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다.
본 발명에 의해, 화소를 구성하는 소자로서, 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화 및 고정세화를 달성할 수 있다. 또한, 일부의 화소에 대응하는 스위칭 소자를 다른 화소의 영역에 형성하는 경우에, 일부의 화소에 대응하는 스위칭 소자와 화소 전극을 전기적으로 접속하는 배선의 저항값을 다른 배선과 비교하여 작게 함으로써, 표시부의 대형화 및 고정세화를 달성하는 동시에, 신호의 지연에 의한 표시 불량을 저감할 수 있다.
이하에, 본 발명의 실시 형태를 도면에 기초하여 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되지 않는다. 또, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일의 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 표시 장치의 제작 방법 및 그 구성에 관해서 도면을 참조하여 설명한다. 구체적으로는, 베이스 기판의 표면에 복수의 단결정 반도체 기판을 접합한 후, 상기 복수의 단결정 반도체 기판의 일부를 각각 분리함으로써, 베이스 기판 위에 형성된 단결정 반도체막을 이용하여 표시 장치의 표시부를 형성하는 경우에 대하여 설명한다.
[SOI 기판의 제작 공정]
처음에, 베이스 기판 위에 복수의 단결정 반도체막을 형성하는 공정의 일례에 대하여 도 1, 도 2를 참조하여 설명한다. 본 실시 형태에서는, 베이스 기판(120)의 표면에 복수의 단결정 반도체 기판(101a 내지 101d)을 각각 접합한 후, 상기 단결정 반도체 기판(101a 내지 101d)의 일부를 각각 분리함으로써, 베이스 기판(120) 위에 복수의 단결정 반도체막을 형성하는 경우(도 2 참조)를 예로 들어 설명한다.
우선, 복수의 단결정 반도체 기판을 준비한다(도 1a 참조). 여기에서는, 단결정 반도체 기판(100a 내지 100d)을 사용하는 경우에 대하여 설명한다. 또, 도 1d 내지 도 1f는 도 2의 A-B 간의 단면도에 상당한다. 또한, 이하의 도 1을 사용한 설명에서는, 단결정 반도체 기판(100a, 100b)에 대하여 설명하지만, 단결정 반도체 기판(100c, 100d)에 대해서도 동일한 공정을 행할 수 있다.
단결정 반도체 기판(100a 내지 100d)은, 시판의 단결정 반도체 기판을 사용할 수 있고, 예를 들어, 단결정의 실리콘 기판이나 게르마늄 기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 들 수 있다. 시판의 실리콘 기판으로서는, 직경 5인치(125 mm), 직경 6인치(150 mm), 직경 8인치(200 mm), 직경 12인치(300 mm) 사이즈의 원형인 것이 대표적이다. 또, 형상은 원형에 한정되지 않고 직사각형상 등으로 가공한 실리콘 기판을 사용하는 것도 가능하다. 직사각형상 등으로 가공한 실리콘 기판을 사용함으로써, 복수의 실리콘 기판을 배열시키는 경우에 틈을 작게 할 수 있다. 이하의 설명에서는, 단결정 반도체 기판(100a 내지 100d)으로서, 직 사각형상으로 가공된 단결정 실리콘 기판을 사용하는 경우에 대하여 나타낸다.
다음에, 단결정 반도체 기판(100a)의 표면 위에 절연막(102a)을 형성하고, 단결정 반도체 기판(100a)의 표면으로부터 소정의 깊이에 취화(脆化) 영역(104a)을 형성한다(도 1b 참조). 또한, 단결정 반도체 기판(100b)에 대해서도 마찬가지로, 표면 위에 절연막(102b)을 형성하고, 표면으로부터 소정의 깊이에 취화 영역(104b)을 형성한다.
절연막(102a, 102b)은, 예를 들어, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등의 단층, 또는 이들을 적층시킨 막을 사용할 수 있다. 이들의 막은, CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, CVD법을 사용하여 절연막(102a 내지 102b)을 형성하는 경우에는, 테트라에톡시실란(약칭; TEOS:화학식 Si(OC2H5)4) 등의 유기실란을 사용하여 제작되는 산화 실리콘막을 절연막(102a 내지 102b)에 사용할 수 있다.
예를 들어, 단결정 반도체 기판(100a, 100b) 위에 산화질화 실리콘막과 질화산화 실리콘막을 순차로 적층시켜 형성한 후, 단결정 반도체 기판(100a 내지 100b)의 표면으로부터 소정 깊이의 영역에 이온을 첨가하고, 그 후, CVD법에 의해 테트라에톡시실란을 사용하여 제작되는 산화 실리콘막을 질화산화 실리콘막 위에 형성하여도 좋다.
또, 산화질화 실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 러더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry), 및 수소 전방 산란법(HFS: Hydrogen Foward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, Si가 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화 실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 50원자%, Si가 25 내지 35원자%, 수소가 15 내지 25원자%의 범위로 포함되는 것을 말한다. 단, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및 수소의 함유비율이 상기 범위 내에 포함되는 것으로 한다.
또한, 절연막(102a, 102b)은, 단결정 반도체 기판(100a, 100b)에 열산화 처리를 함으로써 형성하여도 좋다. 이 경우, 열산화 처리는, 할로겐을 첨가한 산화성 분위기 중에서 열 처리를 하는 것이 바람직하다. 이러한 열산화 처리의 일례로서는, 산소에 대하여 염화수소(HCl)를 0.5 내지 10체적%(바람직하게는 3체적%)의 비율로 포함하는 분위기 중에서, 900℃ 내지 1150℃의 온도(대표적으로는 1000℃)에서 열산화를 할 수 있다. 처리 시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간으로 하면 좋다. 형성되는 산화막의 막두께로서는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들어, 100nm의 두께로 한다.
할로겐을 첨가한 산화성 분위기 중에서 열 처리를 하여 절연막(102a, 102b)에 할로겐(예를 들면, 염소 원자)을 함유시킴으로써, 외인성(外因性) 불순물인 중금속을 포집하여 반도체 기판이 오염되는 것을 방지하는 효과를 나타낸다. 또한, 절연막(102a, 102b)을 형성한 후에 행하여지는 열 처리에 의해, 단결정 반도체 기판(100a, 100b)에 포함되는 불순물로서의 금속은 절연막(102a, 102b)에 석출되고, 염소와 반응하여 포획되게 된다. 그 결과, 단결정 반도체 기판(100a, 100b)의 오염을 막을 수 있다.
취화 영역(104a, 104b)은, 운동 에너지를 갖는 이온을 단결정 반도체 기판(100a, 100b)에 조사함으로써 형성할 수 있다. 여기에서는, 절연막(102a, 102b)을 통하여 이온을 단결정 반도체 기판(100a, 100b)에 조사하고, 단결정 반도체 기판(100a, 100b)의 소정 깊이의 결정 구조를 손상시킴으로써 취화 영역(104a, 104b)을 형성한다. 이온은, 소스 가스를 여기하고, 소스 가스의 플라즈마를 생성하고, 이 플라즈마에 포함되는 이온을, 전계의 작용에 의해 플라즈마로부터 끌어내어, 가속한 이온이다.
취화 영역(104a, 104b)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 질량, 입사각에 의해서 조절할 수 있다. 운동 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 취화 영역(104a, 104b)이 형성된다. 따라서, 이온을 첨가하는 깊이로, 단결정 반도체 기판(100a, 100b)으로부터 분리되는 반도체층의 두께가 결정된다. 이 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하가 되도록, 취화 영역(104a, 104b)이 형성되는 깊이를 조절한다.
취화 영역(104a, 104b)의 형성은, 이온 도핑 처리에서 행할 수 있다. 이온 도핑 처리에는, 이온 도핑 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표 적인 장치는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 챔버 내에 배치된 피처리체에 조사하는 비질량 분리형의 장치이다. 비질량 분리형의 장치인 것은, 플라즈마 중의 이온종을 질량 분리하지 않고, 모든 이온종을 피처리체에 조사하고 있기 때문이다. 이것에 대하여, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치는, 플라즈마 중의 이온종을 질량 분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사하는 장치이다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(100a, 100b)에 첨가한다. 플라즈마 소스 가스로서 수소를 포함하는 가스를 공급한다. 예를 들어, H2를 공급한다. 수소 가스를 여기하여 플라즈마를 생성하고, 질량 분리하지 않고서, 플라즈마 중에 포함되는 이온을 가속하고, 가속된 이온을 단결정 반도체 기판(100a, 100b)에 조사한다.
이온 도핑 장치에 있어서, 수소 가스로부터 생성되는 이온종(H+, H2 +, H3 +)의 총량에 대하여 H3 +의 비율이 50% 이상으로 한다. 더욱 바람직하게는, 그 H3 +의 비율을 80% 이상으로 한다. 이온 도핑 장치는 질량 분리를 하지 않기 때문에, 플라즈마 중에 생성되는 복수의 이온종 중, 1개를 50% 이상으로 하는 것이 바람직하고, 80% 이상으로 하는 것이 바람직하다. 같은 질량의 이온을 조사함으로써, 단결정 반도체 기판(100a, 100b)의 같은 깊이에 집중시켜 이온을 첨가할 수 있다.
취화 영역(104a, 104b)을 얕은 영역에 형성하기 위해서는, 이온의 가속 전압 을 낮게 할 필요가 있지만, 플라즈마 중의 H3 + 이온의 비율을 높게 함으로써, 원자상 수소(H)를 효율 좋게, 단결정 반도체 기판(100a, 100b)에 첨가할 수 있다. H3 + 이온은 H+ 이온의 3배의 질량을 가지기 때문에, 같은 깊이에 수소 원자를 1개 첨가하는 경우, H3 + 이온의 가속 전압은, H+ 이온의 가속 전압의 3배로 하는 것이 가능해진다. 이온의 가속 전압을 크게 할 수 있다면, 이온의 조사 공정의 택트 타임을 단축할 수 있게 되고, 생산성이나 스루풋의 향상을 도모할 수 있다.
또한, 가속된 이온을 단결정 반도체 기판(100a, 100b)에 조사하는 공정은, 이온 주입 장치에서 행할 수도 있다. 이온 주입 장치는, 챔버 내에 배치된 피처리체에, 소스 가스를 플라즈마 여기하여 생성된 복수의 이온종을 질량 분리하고, 특정한 이온종을 조사하는 질량 분리형의 장치이다. 따라서, 이온 주입 장치를 사용하는 경우는, 수소 가스를 여기하여 생성된 H+ 이온 및 H2 + 이온을 질량 분리하고, H+ 이온 또는 H2 + 이온의 한쪽의 이온을 가속하고, 단결정 반도체 기판(100a, 100b)에 조사한다.
다음에, 베이스 기판(120)을 준비한다(도 1c 참조).
베이스 기판(120)은, 절연체로 이루어지는 기판을 사용한다. 구체적으로는, 베이스 기판(120)으로서, 알루미노 실리케이트 유리, 알루미노 보로 실리케이트 유 리, 바륨 보로 실리케이트 유리와 같은 전자공업용으로 사용되는 유리기판을 사용한다. 베이스 기판(120)으로서 대면적화가 가능하고 저가인 유리기판을 사용함으로써, 실리콘 웨이퍼를 사용하는 경우와 비교하여 저비용화를 도모할 수 있다. 그 외에도, 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋다.
다음에, 상기 도 1에서 도시한 방법을 사용하여, 단결정 반도체 기판(100a, 100b)의 표면과 베이스 기판(120)의 표면을 대향시켜, 절연막(102a, 102b)의 표면과 베이스 기판(120)의 표면을 접합시킨다(도 1d, 도 2a 참조).
구체적으로는, 절연막(102a, 102b)의 표면과 베이스 기판(120)의 표면을 각각 접촉시킨 후, 단결정 반도체 기판(100a, 100b)의 각각의 각진부(角部)에 압력을 가한다. 압력을 가한 부분으로부터 절연막(102a, 102b)과 베이스 기판(120)이 접합하기 시작하여, 자발적으로 접합이 형성되어 전체면에 미친다. 이 접합 공정은, 반데르발스 힘(van der Waals' force)이나 수소 결합이 작용하고 있고, 가열 처리를 동반하지 않으며, 상온에서 행할 수 있기 때문에, 베이스 기판(120)으로서 유리기판과 같이 내열 온도가 낮은 기판을 사용할 수 있다.
베이스 기판(120)에 단결정 반도체 기판(100a, 100b)을 접합시킨 후, 베이스 기판(120)과 절연막(102a, 102b)의 접합 강도를 증가시키기 위한 열 처리를 하는 것이 바람직하다. 이 열 처리의 온도는, 취화 영역(104a, 104b)에 균열을 발생시키지 않는 온도로 하고, 실온 이상 400℃ 미만의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(120)에 단결정 반도체 기 판(100a, 100b) 위에 형성된 절연막(102a, 102b)을 접합시킴으로써, 베이스 기판(120)과 절연막(102a, 102b)의 접합 계면에서의 접합 강도를 강고하게 할 수 있다. 열 처리에는, 확산 노(爐), 저항 가열 노 등의 가열 노, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 열 처리를 하여 취화 영역(104a, 104b)에서 분리(壁開)함으로써, 베이스 기판(120) 위에, 절연막(112a, 112b)을 통하여 단결정 반도체막(124a, 124b)을 형성한다(도 1e 참조).
가열 처리를 함으로써, 온도 상승에 의해서 취화 영역(104a, 104b)에 형성되어 있는 미소한 구멍에는, 이온 도핑으로 첨가한 원소가 석출되고, 내부의 압력이 상승한다. 압력의 상승에 의해, 취화 영역(104a, 104b)의 미소한 구멍에 체적 변화가 일어나, 취화 영역(104a, 104b)에 균열이 생기기 때문에, 취화 영역(104a, 104b)을 따라서 단결정 반도체 기판(100a, 100b)이 벽개한다. 절연막(112a, 112b)은 베이스 기판(120)에 접합하고 있기 때문에, 베이스 기판(120) 위에는 단결정 반도체 기판(100a, 100b)으로부터 분리된 단결정 반도체막(124a, 124b)이 형성된다. 또한, 여기에서의 열 처리의 온도는, 베이스 기판(120)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, 확산 노, 저항 가열 노 등의 가열 노, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 예를 들어, RTA 장치를 사용하여, 가열 온도 550℃ 이상 700℃ 이하, 처리시간 0.5분 이상 60분 이내에서 행할 수 있다.
상기 공정에 의해, 베이스 기판(120) 위에, 각각 절연막을 통하여 복수의 단결정 반도체막(124a 내지 124d)이 형성된 SOI 기판을 제작할 수 있다(도 1e, 도 2b 참조).
[표시 장치의 표시부의 구성]
다음에, 상기 공정에서 얻어진 SOI 기판을 사용하여 표시 장치의 표시부를 제작하는 방법에 대하여 도 3을 참조하여 설명한다.
상기 공정에서 얻어진 SOI 기판은, 베이스 기판(120) 위에 단결정 반도체막(124a 내지 124d)이 형성된 단결정 반도체막 설치 영역(이하, 「제 1 영역(131)」이라고도 기재함)과 단결정 반도체막이 형성되어 있지 않은 단결정 반도체막 비설치 영역(이하 「제 2 영역(132)」이라고도 기재함)을 갖고 있다(도 1f, 도 2b 참조). 도 2에서는, 제 1 영역(131)이 복수(여기에서는, 4개) 형성되고, 복수의 제 1 영역(131)의 사이에 위치하도록 제 2 영역(132)이 형성되어 있다. 제 2 영역(132)은, 복수의 단결정 반도체 기판의 이음매 부분에 상당한다.
본 실시 형태에서는, 제 1 영역(131)과 제 2 영역(132)의 쌍방의 영역에 화소를 형성한다. 이것을 실현하기 위해서, 제 2 영역(132)에 형성되는 화소에 대응하는 스위칭 소자를, 제 1 영역(131)에 형성되는 화소 중의 어느 하나의 화소의 영역에 형성한다. 여기에서, 어떤 화소에 대응하는 스위칭 소자란, 상기 어떤 화소로 임의의 전압을 인가하고 또는 전류를 흘림으로써, 상기 화소를 제어하는 소자를 가리킨다. 이하에, 표시 장치의 구성에 대하여 도 3 내지 도 11을 참조하여 설명한다. 또, 도 3 내지 도 6에 있어서는, 점선으로 둘러싸인 부분이 1 화소에 상당 한다.
또한, 본 실시 형태에 있어서, 스위칭 소자는, 스위치로서 기능하는 소자이면 좋고, 트랜지스터나, 다이오드라도 좋고, 이들을 조합한 논리회로로 하여도 좋다. 이하의 설명에서는, 스위칭 소자로서 박막 트랜지스터를 사용하는 경우를 나타낸다.
도 3에, 복수의 화소가 매트릭스 형상으로 형성된 표시부에서, 제 2 영역(132)이 수직 방향(열 방향)을 따라서 존재하는 경우(도 2b의 영역(135))의 구성의 일례를 도시한다.
도 3에서는, 일 예로서, 수평 방향(행 방향)에 있어서, 단결정 반도체막이 형성되지 않는 제 2 영역(132)에 4개의 화소를 형성하는 경우를 도시한다. 예를 들어, 행 방향에서의 제 2 영역(132)의 폭이 200㎛인 경우에는, 행 방향의 화소 피치가 50㎛인 경우를 상정하고 있다.
제 2 영역(132)에 배치되는 화소에서는 상기 화소에 대응하는 스위칭 소자를 대응하는 화소의 영역에 형성할 수 없기 때문에, 다른 화소의 영역 내에 형성한다. 여기에서는, 다른 화소로서, 제 1 영역(131)에 형성된 복수의 화소 중, 제 2 영역(132)에 형성된 화소와 인접하는 화소(도 3에 있어서, Sn+2열의 신호선, Sn+7열의 신호선에 의해 데이터 신호가 공급되는 화소(이하, 「Sn+2열째의 화소」,「Sn+7열째의 화소」라고 기재함)를 이용하는 경우를 나타낸다. 제 1 영역(131)에 형성된 복수의 화소 중, 제 2 영역(132)에 형성된 화소와 인접하는 화소를 이용함으로써, 제 2 영역(132)에 형성된 화소의 화소 전극과 상기 화소에 대응하는 스위칭 소 자를 접속하는 배선을 짧게 할 수 있다.
이와 같이, 제 1 영역(131)의 단결정 반도체막을 이용하여, 제 2 영역(132)에 배치되는 화소에 대응하는 스위칭 소자를 형성함으로써, 복수의 단결정 반도체막 간에 이음매가 생기는 경우라도, 이음매에 화소를 형성할 수 있다. 그 결과, 화소를 구성하는 소자로서 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화를 가능하게 하는 동시에 화소의 사이즈를 작게 하여 고정세화를 달성할 수 있다.
또한, 스위칭 소자를 집약하여 형성하기 때문에, 집약하여 형성된 스위칭 소자에 접속하는 배선(여기에서는, 신호선 Sn+2 내지 Sn+4와 신호선 Sn+5 내지 Sn+8)을, 집약하여 형성한다. 신호선을 집약하여 형성함으로써, 집약하여 형성된 스위칭 소자와의 거리를 짧게 할 수 있고, 신호의 지연을 저감할 수 있다. 또, 집약하여 형성된 배선의 스페이스가 문제가 되는 경우에는, 다층 배선 구조로 하여도 좋다. 다층 배선 구조로 함으로써, 배선의 스페이스의 증대를 억제하고, 개구율을 향상할 수 있다.
또한, 도 3에 도시하는 구성 외에, 제 1 영역(131)에 형성된 복수의 화소 중, 제 2 영역(132)에 형성된 화소와 인접하는 화소(Sn+2열째의 화소, Sn+7열째의 화소)의 스위칭 소자를, 제 1 영역(131)에 형성되어 상기 화소(Sn+2열째의 화소, Sn+7열째의 화소)에 인접하는 화소(Sn+1열째의 화소, Sn+8열째의 화소)의 영역에 형성하는 것도 가능하다(도 4 참조). 도 4의 구성으로 함으로써, 스위칭 소자를 특정한 화소(Sn+2열째의 화소, Sn+7열째의 화소)에 밀집시키지 않고 분산하여 형성할 수 있기 때문에, 특정한 화소의 개구율의 감소를 완화할 수 있다. 특히, 제 2 영역(132)에 의해 많은 화소를 형성하는 경우에 유효하게 된다. 도 4에 있어서, 배선의 타넘음이 문제가 되는 경우에는, 다층 배선 구조로 하면 좋다.
도 5에, 복수의 화소가 매트릭스 형상으로 형성된 표시부에서, 제 2 영역(132)이 행 방향을 따라서 존재하는 경우(도 2b의 영역(136))의 구성의 일례를 도시한다.
제 2 영역(132)에 배치된 화소에 대응하는 스위칭 소자는, 상기 스위칭 소자가 대응하는 화소의 영역에 형성할 수 없기 때문에, 다른 화소의 영역 내에 형성한다. 도 5에 있어서는, Gm+1행의 주사선에 의해 구동이 제어되는 화소(이하, 「Gm+1행째의 화소」라고 기재함)의 전체면, Gm행째의 화소의 일부, Gm+2행째의 화소의 일부가 제 2 영역(132)에 배치되는 경우를 도시한다. 즉, Gm행째의 화소와 Gm+2행째의 화소는 제 1 영역(131)과 제 2 영역(132)에 걸쳐서 배치되어 있다.
따라서, Gm행째의 화소에 대응하는 스위칭 소자는 상기 Gm행째의 화소의 영역 중 제 1 영역(131)에 상당하는 영역에 형성한다. 마찬가지로, Gm+2행째의 화소에 대응하는 스위칭 소자는 상기 Gm+2행째의 화소의 영역 중 제 1 영역(131)에 상당하는 영역에 형성한다. 한편, Gm+1행째의 화소의 스위칭 소자는, 상기 화소와 열 방향에서 인접하는 화소(여기에서는, Gm행째의 화소)의 영역 중 제 1 영역(131)에 상당하는 영역에 형성한다.
제 2 영역(132)에 형성되는 화소의 스위칭 소자를 제 1 영역(131)에 형성된 화소 중 가장 가까운 화소의 영역 내에 형성함으로써, 제 2 영역(132)에 형성된 화소의 화소 전극과 상기 화소에 대응하는 스위칭 소자를 접속하는 배선을 짧게 할 수 있다.
도 6에, 복수의 화소가 매트릭스 형상으로 형성된 표시부에서, 제 2 영역(132)이 행 방향 및 열 방향을 따라서 존재하는 경우(도 2b의 영역(137))의 구성의 일례를 도시한다.
이 경우도 상술한 바와 같이, 제 2 영역(132)에 배치된 화소에 대응하는 스위칭 소자는, 상기 스위칭 소자가 대응하는 화소의 영역에 형성할 수 없기 때문에, 다른 화소의 영역 내에 형성한다. 특히, 행 방향 및 열 방향 모두 제 2 영역(132)이 존재하는 부분의 스위칭 소자는, 제 1 영역(131) 중 상기 행 방향 및 열 방향에 존재하는 제 2 영역(132)과 인접하는 화소(여기에서는, Sn+2열의 신호선에 의해 데이터 신호가 공급되고 또한 Gm행의 주사선에 의해 구동이 제어되는 화소, Sn+7행의 신호선에 의해 데이터 신호가 공급되고 또한 Gm행의 주사선에 의해 구동이 제어되는 화소)의 영역 내에 스위칭 소자를 집약하여 형성한다.
이와 같이, 제 1 영역(131)의 단결정 반도체막을 이용하여, 제 2 영역(132)에 배치되는 화소에 대응하는 스위칭 소자를 형성함으로써, 복수의 단결정 반도체막간에 이음매가 생기는 경우라도, 이음매에 화소를 형성할 수 있다. 그 결과, 화소를 구성하는 소자로서 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화를 가능하게 하는 동시에 화소의 사이즈를 작게 하여 고정세화를 달성할 수 있다.
다음에, 도 7 내지 도 11을 참조하여, 구체적인 화소의 구성에 관해서 설명한다.
도 7에, 제 1 영역(131)에 형성되고, 화소의 영역 내에 상기 화소에 대응하 는 스위칭 소자만이 형성된 화소의 일 구성예를 도시한다. 예를 들어, 도 3에 있어서의, Sn-1열째의 화소 내지 Sn+1열째의 화소가 상당한다. 또, 본 실시 형태에서는, 구체예로서 액정 표시 장치의 화소의 구성을 나타내지만, EL 표시 장치 등의 다른 표시 장치에도 적용 가능하다.
도 7에 도시하는 화소에는, 행 방향에 주사선(171)(여기에서는, Gn 행째의 주사선)과 용량선(172)이 배치되고, 수직방향(열 방향)으로 신호선(173)(여기에서는, Sn-1 내지 Sn+1열째의 신호선)이 배치되어 있다. 단결정 반도체막(124)은, 한쪽의 단부가 신호선(173)에 접속되고, 절연막을 통하여 주사선(171)과 교차하는 영역에서 채널 형성 영역을 형성한다. 여기에서는, 스위칭 소자로서, 더블 게이트 구조의 박막 트랜지스터(TFT)를 형성한 예를 제시하고 있지만, 이것에 한정되지 않는다.
단결정 반도체막(124)의 다른쪽의 단부는, 배선(174)(소스 배선 또는 드레인 배선)과 접속된다. 배선(174)은, 용량선(172)과 겹치는 부분에서 큰 패턴을 갖고, 용량선(172)과 절연막을 통하여 용량부를 형성한다. 또, 배선(174)은 전극(소스 전극 또는 드레인 전극)으로서도 기능할 수 있는 것이다.
일반적으로, 용량부는 주사선(171)과 단결정 반도체막으로 형성되지만, 단결정 반도체막 자체가 극성(p형 또는 n형)을 갖고 있는 경우에는, 용량부에 공급되는 신호의 극성에 의해 용량에 차가 생겨 버린다. 한편, 본 실시 형태에서는, 용량선(172)을 금속으로 형성함으로써, 용량부를 형성하는 전극을 함께 도전체로 할 수 있기 때문에, 신호선(173)으로부터 공급되는 데이터 신호의 극성에 의해 용량에 차 가 생기는 것을 억제할 수 있다.
용량부에서, 배선(174)의 상부에는 절연막이 형성되고, 상기 절연막에 형성된 콘택트홀을 통하여 화소 전극(175)과 배선(174)이 전기적으로 접속되어 있다. 또한, 도 7에 있어서, 화소 전극(175)내에 광 투과부(176)가 형성되어 있고, 상기 광 투과부(176) 이외의 영역은 대향기판측의 차광막으로 차광된다.
또한, 도 7에서는, 용량선(172)과 광 투과부(176)의 사이에 스페이스를 형성하고 있지만, 이것은 상기 스페이스에 복수의 박막 트랜지스터가 형성되는 다른 화소의 광 투과부와 사이즈를 맞추기 위해서 형성한 스페이스이다. 또, 이 스페이스는 다른 화소와의 레이아웃의 관계에서 적절하게 설계할 수 있다.
도 7에 도시하는 화소는, 제 1 영역(131)에 형성되기 때문에, 스위칭 소자는 각각 대응하는 화소의 영역 내에 형성된다. 여기에서는, 스위칭 소자를 각각 대응하는 화소의 화소 전극의 근방에 형성한 경우를 나타내고 있지만, 화소 전극의 하방에 형성한 구성으로 하여도 좋다.
도 8에, 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 다른 화소의 영역 내에 형성한 경우(상기 도 3에 도시한 구성)의 화소의 일 구성예를 도시한다. 예를 들어, 도 3에 있어서의, Sn+2열째의 화소 내지 Sn+4열째의 화소가 상당한다.
도 8에 도시하는 화소에는, 행 방향에 주사선(171)(여기에서는, Gn 행째의 주사선)과 용량선(172)이 배치되고, 열 방향으로 신호선(173)(여기에서는, Sn+2 내지 Sn+4열째의 신호선)이 배치되어 있다. 단결정 반도체막(124)은, 한쪽의 단부가 신호선(173)에 접속되고, 절연막을 통하여 주사선(171)과 교차하는 영역에서 채널 형성 영역을 형성한다. 단결정 반도체막(124)의 다른쪽의 단부는, 배선(174)(소스 배선 또는 드레인 배선)과 접속된다. 배선(174)은, 용량선(172)과 겹치는 부분에서 큰 패턴을 갖고, 용량선(172)과 절연막을 통하여 용량부를 형성한다.
도 8에 도시하는 화소는, Sn+2열째의 화소가 제 1 영역(131)에 형성되고, Sn+3열째의 화소와 Sn+4열째의 화소가 제 2 영역(132)에 형성되기 때문에, Sn+2열째의 화소 내지 Sn+4열째의 화소에 대응하는 스위칭 소자를 Sn+2열째의 화소의 영역 내에 형성하는 경우를 나타낸다. 또, 도 8에서는, Sn+2열째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막(채널 형성 영역이 되는 단결정 반도체막)을 Sn+2열째의 화소의 화소 전극(175)의 하방에 형성하고, Sn+3열째의 화소와 Sn+4열째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 상기 화소 전극(175)의 근방에 형성하는 경우를 나타내고 있지만 이것에 한정되지 않는다. Sn+2열째의 화소 내지 Sn+4열째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막의 모두를 Sn+2열째의 화소의 화소 전극(175)의 하방 또는 근방에 형성하여도 좋고, 어느 하나를 선택적으로 화소 전극(175)의 하방 또는 근방에 형성하여도 좋다.
또한, 복수의 화소의 각각에 대응하는 스위칭 소자(박막 트랜지스터)를 집약하여 형성하는 동시에, 복수의 신호선(173)을 박막 트랜지스터를 통하지 않고서 인접하여 배치한다. 신호선(173)을 인접하여 배치함으로써 스위칭 소자와의 거리를 짧게 할 수 있고, 신호의 지연을 저감할 수 있다.
또한, 복수의 박막 트랜지스터에 있어서, 단결정 반도체막(124)의 한쪽의 단부(소스 또는 드레인)와 신호선(173)의 접속부(177)로부터 박막 트랜지스터의 채널 형성 영역까지의 거리가 동등하게 되도록, 단결정 반도체막(124)과 신호선(173)의 접속 위치를 조정하는 것이 바람직하다. 복수의 박막 트랜지스터에 있어서, 단결정 반도체막(124)과 신호선(173)의 접속부(177)로부터 박막 트랜지스터의 채널 형성 영역까지의 거리를 동등하게 함으로써, 배선 저항의 차를 없애고 신호의 지연에 의한 표시 불량을 저감할 수 있다.
또한, 복수의 박막 트랜지스터에 있어서, 단결정 반도체막(124)의 다른쪽의 단부(소스 또는 드레인)와 배선(174)의 접속부(178)로부터, 화소 전극(175)과 배선(174)의 접속부까지의 거리가 다른 경우에는, 각각의 배선(174)의 저항값을 바꾸는 것이 바람직하다. 구체적으로는, 단결정 반도체막(124)의 다른쪽의 단부와 배선(174)의 접속부(178)로부터, 화소 전극(175)과 배선(174)의 접속부까지의 거리가 가장 긴 배선은, 다른 배선보다 배선의 저항값이 작아지도록 형성한다. 또, 배선의 저항값이란, 단위 길이당의 저항값을 가리킨다.
예를 들어, 도 9에 도시하는 바와 같이, 가장 긴 배선(신호선(173)으로부터 가장 떨어져 있는 화소(도 9에 있어서의, Sn+4열째의 화소)의 화소 전극과 접속하는 배선(174c))의 단면적을, 다른 배선(174a, 174b)의 단면적보다 크게 한다. 여기에서는, 배선(174c)의 폭을 다른 배선(174b, 174a)의 폭보다 크게 하는 경우를 나타낸다. 마찬가지로, 화소(도 9에 있어서의, Sn+3열째의 화소)의 화소 전극과 접속하는 배선(174b)의 단면적(여기에서는, 배선의 폭)을, 배선(174a)의 단면적보 다 크게 한다.
이와 같이, 단결정 반도체막(124)의 다른쪽의 단부와 배선(174)의 접속부(178)로부터, 화소 전극(175)과 배선(174)의 접속부까지의 거리에 따라서 배선의 저항값을 조정함으로써, 배선마다의 신호의 지연의 엇갈림에 의해 발생하는 표시 불량을 억제할 수 있다.
그 외에도, 배선의 저항값을 다른 배선보다 배선의 저항값보다도 작게 하는 수단으로서, 길이가 다른 배선마다 다른 재료를 사용하여도 좋다. 배선의 재료로서는, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈(Ta), 질화 탄탈, 텅스텐(W), 몰리브덴(Mo) 등으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 특히, 저항값이 작은 구리(Cu)를 사용함으로써 배선 저항에 의한 신호의 지연을 억제할 수 있다.
도 10에, 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 다른 화소의 영역 내에 형성한 경우(상기 도 5에 도시한 구성)의 화소의 일 구성예를 도시한다. 예를 들어, 도 5에 있어서의, Gm행째의 화소 내지 Gm+1행째의 화소가 상당한다.
도 10에 도시하는 화소에는, 행 방향으로 주사선(171)(여기에서는, Gm 내지 Gm+1행째의 주사선)과 용량선(172)이 배치되고, 열 방향으로 신호선(173)(여기에서는, Sm-1 내지 Sm+1열째의 신호선)이 배치되어 있다. 또, 용량선(172)은, Gm행째의 주사선(171)과 Gm+1행째의 주사선(171)의 사이에 배치되어 있고, Gm행째의 화소와 Gm+1행째의 화소로 공통하여 이용할 수 있다.
단결정 반도체막(124)은, 한쪽의 단부가 신호선(173)에 접속되고, 절연막을 통하여 주사선(171)과 교차하는 영역에서 채널 형성 영역을 형성한다. 단결정 반도체막(124)의 다른쪽의 단부는, 배선(174)(소스 배선 또는 드레인 배선)과 접속된다. 배선(174)은, 용량선(172)과 겹치는 부분으로 큰 패턴을 갖고, 용량선(172)과 절연막을 통하여 용량부를 형성한다.
Gm행째의 화소는, 용량부에서, 배선(174)의 상부에는 절연막이 형성되고, 상기 절연막에 형성된 콘택트홀을 통하여 화소 전극(175)과 배선(174)이 전기적으로 접속되어 있다. 한편, Gm+1행째의 화소는, 배선(174)을 리드하여(lead) 화소 전극(175)과 전기적으로 접속되어 있다.
도 10에 도시하는 화소는, Gm행의 화소의 일부가 제 1 영역(131)에 형성되고, Gm+1행째의 화소가 제 2 영역(132)에 형성되기 때문에, 열 방향에서, Gm행째의 화소와 Gm+1행째의 화소에 대응하는 스위칭 소자를 Gm행째의 화소의 일부의 영역 내에 형성하는 경우를 나타낸다. 또, 도 10에서는, Gm행째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막(채널 형성 영역이 되는 단결정 반도체막)을 Gm행째의 화소의 화소 전극의 근방에 형성하고, Gm+1행째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 Gm행째의 화소의 화소 전극의 하방에 형성하는 경우를 나타내고 있지만, 이것에 한정되지 않는다. Gm행째의 화소와 Gm+1행째의 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 쌍방 Gm행째의 화소의 화소 전극의 하방 또는 근방에 형성하여도 좋고, 어느 하나를 선택적으로 화소 전극의 하방 또는 근방에 형성하여도 좋다.
도 11에, 화소에 대응하는 스위칭 소자를 구성하는 단결정 반도체막을 다른 화소의 영역 내에 형성한 경우(상기 도 6에 도시한 구성)의 화소의 일 구성예를 도시한다. 예를 들어, 도 6에 있어서의, Sn+2 내지 Sn+4열의 신호선에 의해 데이터 신호가 공급되고 또한 Gm 내지 Gm+1행의 주사선에 의해 구동이 제어되는 화소가 상당한다.
도 11에 도시하는 화소에는, 행 방향에 주사선(171)(여기에서는, Gm 내지 Gm+1행째의 주사선)과 용량선(172)이 배치되고, 열 방향으로 신호선(173)(여기에서는, Sn+2 내지 Sn+4열째의 신호선)이 배치되어 있다. 또, 용량선(172)은, Gm행째의 주사선(171)과 Gm+1행째의 주사선(171)의 사이에 배치되어 있고, Gm행째의 화소와 Gm+1행째의 화소로 공통하여 이용할 수 있다. 도 11의 화소 구성은 상기 도 8 및 도 10의 구성을 조합하여 형성할 수 있다.
본 실시 형태에서 제시한 바와 같이, 제 1 영역(131)의 단결정 반도체막을 이용하여, 제 2 영역(132)에 배치되는 화소에 대응하는 스위칭 소자를 형성함으로써, 복수의 단결정 반도체막간에 이음매가 생기는 경우라도, 이음매에 화소를 형성할 수 있다. 그 결과, 화소를 구성하는 소자로서 단결정 반도체막을 사용하는 경우라도, 표시부의 대형화를 가능하게 하는 동시에 화소의 사이즈를 작게 하여 고정세화를 달성할 수 있다. 또한, 대응하는 스위칭 소자를 다른 화소의 영역에 형성하는 경우라도, 배선의 저항값을 바꿈으로써, 배선의 리드(lead)에 의한 신호의 지연을 저감하고, 표시 불량을 억제할 수 있다.
(실시 형태 2)
본 실시형태에서는, 상기 실시 형태 1에서 제시한 SOI 기판을 사용하여 제작한 표시 패널에 대하여 도 12를 참조하여 설명한다. 또, 도 12a는, 표시 패널을 도시하는 상면도, 도 12b는 도 12a를 A-A'로 절단한 단면도이다. 점선으로 나타낸 신호선 구동 회로(4401), 표시부(4402), 제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406)를 갖는다. 또한, 밀봉 기판(4404), 시일(seal)재(4405)를 갖고, 시일재(4405)로 둘러싸인 안쪽은, 공간(4407)으로 되어 있다.
또, 배선(4408)은 제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406) 및 신호선 구동 회로(4401)에 입력되는 신호를 전송하기 위한 배선이고, 외부 입력 단자가 되는 FPC(4409)로부터 비디오 신호, 클록 신호, 스타트 신호 등을 받아들인다. FPC(4409)와 표시 패널의 접합부 위에는 IC 칩(메모리 회로나, 버퍼 회로 등이 형성된 반도체칩; 4422, 4423)이 COG(Chip On Glass) 등으로 실장되어 있다. 또, 여기에서는 FPC밖에 도시되어 있지 않지만, 이 FPC에는 프린트 배선 기반(PWB)이 장착되어 있어도 좋다. 또한, 메모리 회로, 버퍼 회로 등을 반도체칩으로 형성하지 않고서, 기판 위에 형성된 단결정 반도체막을 사용한 트랜지스터로 형성하여도 좋다.
다음에, 단면 구조에 관해서 도 12b를 사용하여 설명한다. 기판(120) 위에는 표시부(4402)와 그 주변 구동 회로(제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406) 및 신호선 구동 회로(4401))가 형성되어 있지만, 여기에서는, 신호선 구동 회로(4401)와, 표시부(4402)가 도시되어 있다.
신호선 구동 회로(4401)는, 트랜지스터(4420)나 트랜지스터(4421) 등 다수 의 트랜지스터로 구성되어 있다.
또한, 표시부(4402)는, 스위칭용 트랜지스터(4411; 제 1 트랜지스터)와, 구동용 트랜지스터(4412; 제 2 트랜지스터)를 포함하는 복수의 회로가 형성되어 있다. 또, 상술한 바와 같이, 표시부(4402)에 있어서, 접합에 의해 단결정 반도체막이 형성되지 않은 영역(제 2 영역(132))에 배치하는 화소의 트랜지스터는, 다른 화소의 영역 내에 형성한다. 또, 구동용 트랜지스터(4412)의 소스 전극은 화소 전극(4413)과 접속되어 있다. 또한, 화소 전극(4413)의 단부를 덮고 절연물(4414)이 형성되어 있다. 여기에서는, 포지티브형의 감광성 아크릴 수지막을 사용함으로써 형성한다. 또, 트랜지스터(4411), 트랜지스터(4412)는, 단결정 반도체막을 채널 형성 영역으로서 이용한다.
화소 전극(4413) 위에는, 유기 화합물을 포함하는 층(4416), 및 대향 전극(4417)이 각각 형성되어 있다. 여기에서, 양극으로서 기능하는 화소 전극(4413)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들어, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막, 질화티타늄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막 외에, 질화티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티타늄막과 알루미늄을 주성분으로 하는 막과 질화티타늄막의 3층 구조 등을 사용할 수 있다. 또, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 오믹 콘택트가 얻어지고, 또한 양극으로서 기능시킬 수 있다.
또한, 유기 화합물을 포함하는 층(4416)은, 증착 마스크를 사용한 증착법, 또는 잉크젯법에 의해서 형성된다. 유기 화합물을 포함하는 층(4416)에는, 주기율 표 제 4 족 금속 착체를 그 일부에 사용하는 것으로 하고, 그 외, 조합하여 사용할 수 있는 재료로서는, 저분자계 재료이거나 고분자계 재료라도 좋다. 또한, 유기 화합물을 포함하는 층에 사용하는 재료로서는, 통상, 유기 화합물을 단층 또는 적층으로 사용하는 경우가 많지만, 본 실시형태에 있어서는, 유기 화합물로 이루어지는 막의 일부에 무기화합물을 사용하는 구성도 포함시키는 것으로 한다. 또한, 3중항 재료를 사용하는 것도 가능하다.
또한, 유기 화합물을 포함하는 층(4416) 위에 형성되는, 음극인 대향 전극(4417)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)를 사용하면 좋다. 또, 유기 화합물을 포함하는 층(4416)에서 생긴 빛이 제 2 전극(4417)을 투과시키는 경우에는, 제 2 전극(4417)으로서, 막 두께를 얇게 한 금속 박막과, 투명 도전층(ITO(인듐주석산화물)), 산화인듐산화아연합금(In2O3-ZnO), 산화아연 등)과의 적층을 사용하는 것이 좋다.
또한, 시일재(4405)로 밀봉기판(4404)을 기판(100)과 접합함으로써, 기판(100), 밀봉 기판(4404), 및 시일재(4405)로 둘러싸인 공간(4407)에 발광 소자(4418)가 구비된 구조로 되어 있다. 또, 공간(4407)에는, 불활성 기체(질소나 아르곤 등)가 충전되는 경우 외에, 시일재(4405)로 충전되는 구성도 포함하는 것으로 한다.
또, 시일재(4405)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 밀봉기판(4404)에 사용하는 재료로서 유리기판이나 석영기판 외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐플로라이드), 폴리에스테르 또는 아크릴 등으로 이루어지는 플라스틱 기판을 사용할 수 있다.
이상과 같이 하여, 상기 실시 형태 1에서 제시한 SOI 기판을 사용한 표시 패널을 얻을 수 있다.
도 12에 도시하는 바와 같이, 신호선 구동 회로(4401), 표시부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)를 동일 기판(120) 위에 형성함으로써, 표시 장치의 저비용화를 도모할 수 있다. 또, 신호선 구동 회로(4401), 표시부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)에 사용되는 트랜지스터를 단극성으로 함으로써 제작 공정의 간략화를 도모할 수 있기 때문에 한층 더 저비용화를 도모할 수 있다. 또한, 신호선 구동 회로(4401), 표시부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)에 사용되는 트랜지스터의 반도체층에 단결정 반도체층을 적용함으로써 표시 장치의 소형화, 고속 동작을 도모할 수 있다.
또, 본 실시 형태에서는, SOI 기판을 사용하여 제작한 표시 패널로서 EL 표시 장치를 예로 들어 설명하였지만, 액정 표시 장치에도 적용 가능하다.
(실시 형태 3)
본 실시 형태에서는, 상기한 표시 장치를 사용한 전자기기에 대하여, 도 13및 도 14를 참조하여 설명한다.
본 형태에서는 전자기기로서, 비디오카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카오디오 콤포넌트 스테레오 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD)) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치)를 예시한다.
도 13a는 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터이다. 하우징(301), 지지대(302), 표시부(303), 스피커부(304), 비디오 입력 단자(305) 등을 포함한다. 표시부(303)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터를 제공할 수 있다.
도 13b는 디지털 카메라이다. 본체(311)의 정면 부분에는 수상부(313)가 설치되어 있고, 본체(311)의 상면 부분에는 셔터 버튼(316)이 설치되어 있다. 또한, 본체(311)의 배면 부분에는, 표시부(312), 조작키(314), 및 외부 접속 포트(315)가 설치되어 있다. 표시부(312)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 디지털 카메라를 제공할 수 있다.
도 13c는 노트형 퍼스널 컴퓨터이다. 본체(321)에는, 키보드(324), 외부 접속 포트(325), 포인팅 디바이스(326)가 형성되어 있다. 또한, 본체(321)에는, 표시부(323)를 갖는 하우징(322)이 장착되어 있다. 표시부(323)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 노트형 퍼스널 컴퓨터를 제공할 수 있다.
도 13d는 모바일 컴퓨터이고, 본체(331), 표시부(332), 스위치(333), 조작키(334), 적외선 포트(335) 등을 포함한다. 표시부(332)에는 액티브 매트릭스 표시 장치가 설치되어 있다. 표시부(332) 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 모바일 컴퓨터를 제공할 수 있다.
도 13e는 화상 재생 장치이다. 본체(341)에는, 표시부(B)(344), 기록 매체 판독부(345) 및 조작키(346)가 설치되어 있다. 또한, 본체(341)에는, 스피커부(347) 및 표시부(A)(343) 각각을 갖는 하우징(342)이 장착되어 있다. 표시부(A)(343) 및 표시부(B)(344) 각각을 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 화상 재생 장치를 제공할 수 있다.
도 13f는 전자 서적이다. 본체(351)에는 조작키(353)가 설치되어 있다. 또한, 본체(351)에는 복수의 표시부(352)가 장착되어 있다. 표시부(352)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 전자서적을 제공할 수 있다.
도 13g는 비디오카메라이고, 본체(361)에는 외부 접속 포트(364), 리모콘 수신부(365), 수상부(366), 배터리(367), 음성 입력부(368), 조작키(369)가 설치되어 있고, 또한, 본체(361)에는, 표시부(362)를 갖는 하우징(363)이 장착되어 있다. 표시부(362)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 비디오 카메라를 제공할 수 있다.
도 13h는 휴대전화이고, 본체(371), 하우징(372), 표시부(373), 음성 입력부(374), 음성 출력부(375), 조작키(376), 외부 접속 포트(377), 안테나(378) 등을 포함한다. 표시부(373)를 단결정 반도체를 사용한 트랜지스터로 구성함으로써, 신뢰성이 높고 고성능인 휴대전화를 제공할 수 있다.
도 14는 전화로서의 기능과, 정보 단말로서의 기능을 아울러 가진 휴대전자기기(400)의 구성의 일례이다. 여기에서, 도 14a는 정면도, 도 14b는 배면도, 도 14c는 전개도이다. 휴대전자기기(400)는, 전화와 정보 단말의 쌍방의 기능을 구비하고 있고, 음성 통화 이외에도 여러 가지 데이터 처리가 가능한, 소위 스마트폰이라고 불리는 전자기기이다.
휴대전자기기(400)는, 하우징(401) 및 하우징(402)으로 구성되어 있다. 하우징(401)은 표시부(411), 스피커(412), 마이크로폰(413), 조작키(414), 포인팅 디바이스(415), 카메라용 렌즈(416), 외부 접속 단자(417) 등을 구비하고, 하우징(402)은 키보드(421), 외부 메모리 슬롯(422), 카메라용 렌즈(423), 라이트(424), 이어폰 단자(425) 등을 구비하고 있다. 또한, 안테나는 하우징(401) 내부에 내장되어 있다. 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장하고 있어도 좋다.
표시부(411)는 단결정 반도체로 형성되는 트랜지스터로 구성되어 있다. 표시부(411)에 표시되는 영상(및 그 표시 방향)은, 휴대전자기기(400)의 사용 형태에 따라서 다양하게 변화한다. 또한, 표시부(411)와 동일면에 카메라용 렌즈(416)를 구비하고 있기 때문에, 영상을 동반하는 음성 통화(소위 텔레비전 전화)가 가능하다. 또, 스피커(412) 및 마이크로폰(413)은 음성 통화에 한정되지 않고, 녹음, 재생 등에 사용하는 것이 가능하다. 카메라용 렌즈(423)(및, 라이트(424))를 사용하 여 정지화 및 동화의 촬영을 하는 경우에는, 표시부(411)는 파인더로서 사용되게 된다. 조작키(414)는, 전화의 발신·착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등에 사용된다.
겹친 하우징(401)과 하우징(402)(도 14a)은, 슬라이딩하고, 도 14c와 같이 전개하고, 정보 단말로서 사용할 수 있다. 이 경우에는, 키보드(421), 포인팅 디바이스(415)를 사용한 원활한 조작이 가능하다. 외부 접속 단자(417)는 AC 어댑터나 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전이나 컴퓨터 등과의 데이터 통신을 가능하게 한다. 또한, 외부 메모리 슬롯(422)에 기록 매체를 삽입하고, 보다 대용량의 데이터의 보존 및 이동에 대응할 수 있다. 상기 기능에 더하여, 적외선 등의 전자파를 사용한 무선 통신 기능이나, 텔레비전 수신 기능 등을 갖고 있어도 좋다.
도 1은 본 발명의 표시 장치의 제작 방법의 일례를 도시하는 도면.
도 2는 본 발명의 표시 장치의 제작 방법의 일례를 도시하는 도면.
도 3은 본 발명의 표시 장치의 표시부의 일례를 도시하는 도면.
도 4는 본 발명의 표시 장치의 표시부의 일례를 도시하는 도면.
도 5는 본 발명의 표시 장치의 표시부의 일례를 도시하는 도면.
도 6은 본 발명의 표시 장치의 표시부의 일례를 도시하는 도면.
도 7은 본 발명의 표시 장치의 화소의 구성의 일례를 도시하는 도면.
도 8은 본 발명의 표시 장치의 화소의 구성의 일례를 도시하는 도면.
도 9는 본 발명의 표시 장치의 화소의 구성의 일례를 도시하는 도면.
도 10은 본 발명의 표시 장치의 화소의 구성의 일례를 도시하는 도면.
도 11은 본 발명의 표시 장치의 화소의 구성의 일례를 도시하는 도면.
도 12는 본 발명의 표시 장치의 일례를 도시하는 도면.
도 13은 본 발명의 표시 장치를 사용한 전자기기를 도시하는 도면.
도 14는 본 발명의 표시 장치를 사용한 전자기기를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
100: 기판 101: 접합층
102: 질소 함유층 120: 베이스 기판
124: 단결정 반도체막 131: 영역
132: 영역 135: 영역
136: 영역 137: 영역
171: 주사선 172: 용량선
173: 신호선 174: 배선
175: 화소 전극 176: 광 투과부
177: 접속부 178: 접속부
301: 하우징 302: 지지대
303: 표시부 304: 스피커부

Claims (21)

  1. 반도체 장치에 있어서:
    복수의 화소들이 제공된 표시부로서, 기판의 표면 상에 각각 제공되는 복수의 반도체 막들을 포함하는, 상기 표시부; 및
    상기 복수의 화소들 각각에 대응하도록 제공되고 상기 반도체 막들 중 하나가 각각 제공된 스위칭 소자들을 포함하고,
    제 1 화소는 상기 반도체 막들 사이의 접합부(132)에 제공되고 제 2 화소는 상기 반도체 막들 위에 제공되고,
    상기 제 1 화소에 대응하는 제 1 스위칭 소자는 상기 제 2 화소 내 제공되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 화소들 각각은 화소 전극을 포함하고,
    상기 제 1 화소에 대응하는 상기 제 1 스위칭 소자에 포함된 제 1 반도체 막 및 상기 제 2 화소에 대응하는 제 2 스위칭 소자에 포함된 제 2 반도체 막은 상기 제 2 화소에 제공되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막은 제 1 절연막 및 제 2 절연막 위에 각각 제공되는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 화소에 대응하는 상기 제 1 스위칭 소자 및 상기 제 1 화소에 제공된 제 1 화소 전극은 제 1 배선을 통해 서로 전기적으로 접속되고,
    상기 제 2 화소에 대응하는 상기 제 2 스위칭 소자 및 상기 제 2 화소에 제공된 제 2 화소 전극은 제 2 배선을 통해 서로 전기적으로 접속되고,
    상기 제 1 배선은 상기 제 2 배선보다 길고 상기 제 1 배선의 저항값은 상기 제 2 배선의 저항값보다 작은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 스위칭 소자들 각각은 채널 형성 영역으로서 상기 반도체 막들 중 하나를 포함하는 트랜지스터인, 반도체 장치.
  6. 반도체 장치에 있어서:
    제 1 부분 및 제 2 부분을 포함하는 기판으로서, 상기 제 1 부분은 상기 기판의 표면 상에 각각 제공되는 복수의 반도체 막들 사이의 접합부(132)이고 상기 제 2 부분은 상기 반도체 막들을 포함하는, 상기 기판;
    상기 기판 위에 상기 제 1 부분 위의 제 1 화소들 및 상기 제 2 부분 위의 제 2 화소들을 포함하는 표시부; 및
    상기 제 2 화소들의 제 1 및 제 2 스위칭 소자들로서, 상기 제 1 스위칭 소자들은 상기 제 1 부분 위의 상기 제 1 화소들의 제 1 화소 전극들과 전기적으로 접속되고 상기 제 2 스위칭 소자들은 상기 제 2 부분 위의 상기 제 2 화소들의 제 2 화소 전극들과 전기적으로 접속되는, 상기 제 1 및 제 2 스위칭 소자들을 포함하고,
    상기 제 1 및 제 2 스위칭 소자들은 상기 제 2 부분의 상기 반도체 막들을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 소자들은 상기 제 2 부분 위의 상기 제 2 화소들의 상기 제 2 화소 전극들의 근처에 제공되는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 반도체 막들의 각각은 단결정 반도체 막이고 상기 기판 위의 절연막 위에 제공되는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 스위칭 소자들 및 상기 제 1 화소 전극들은 제 1 배선들을 통해 서로 전기적으로 접속되고,
    상기 제 2 스위칭 소자들 및 상기 제 2 화소 전극들은 제 2 배선들을 통해 서로 전기적으로 접속되고,
    상기 제 1 배선들 각각은 상기 제 2 배선들 각각보다 길고 상기 제 1 배선들 각각의 저항값은 상기 제 2 배선들 각각의 저항값보다 작은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 배선들 각각의 단면적은 상기 제 2 배선들 각각의 단면적보다 큰, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제 1 부분 위의 상기 제 1 화소들은 상기 표시부의 행 방향 및/또는 열 방향을 따라 제공된, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자들 각각은 채널 형성 영역으로서 상기 반도체 막들 중 하나를 포함하는 트랜지스터인, 반도체 장치.
  13. 반도체 장치에 있어서:
    기판 위의 복수의 반도체 막들;
    제 1 화소 및 제 2 화소를 포함하는 복수의 화소들이 제공된 표시부로서, 상기 제 2 화소는 상기 기판의 표면 상에 각각 제공되는 상기 반도체 막들 위에 제공되고 상기 제 1 화소는 상기 반도체 막들 사이의 접합부(132)에 제공되는, 상기 표시부;
    상기 제 1 화소에 대응하도록 형성된 제 1 반도체 막을 포함하는 제 1 트랜지스터;
    상기 제 2 화소에 대응하도록 형성된 제 2 반도체 막을 포함하는 제 2 트랜지스터;
    상기 제 1 트랜지스터에 전기적으로 접속된, 상기 제 1 화소 내의 제 1 화소 전극; 및
    상기 제 2 트랜지스터에 전기적으로 접속된, 상기 제 2 화소 내의 제 2 화소 전극을 포함하고,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막은 상기 제 2 화소에 제공되는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막은 단결정 반도체막이고 제 1 절연막 및 제 2 절연막 위에 각각 제공되는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 소스 또는 드레인은 상기 제 1 화소 및 상기 제 2 화소 중 하나에 데이터 신호를 공급하는 신호선에 전기적으로 접속되고,
    상기 제 1 트랜지스터와 상기 신호선 사이의 제 1 접속부로부터 상기 제 1 트랜지스터의 채널 형성 영역까지의 거리는 상기 제 2 트랜지스터와 상기 신호선 사이의 제 2 접속부로부터 상기 제 2 트랜지스터의 채널 형성 영역까지의 거리와 같은, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 1 화소 전극은 제 1 배선을 통해 서로 전기적으로 접속되고,
    상기 제 2 트랜지스터 및 상기 제 2 화소 전극은 제 2 배선을 통해 서로 전기적으로 접속되고,
    상기 제 1 배선은 상기 제 2 배선보다 길고 상기 제 1 배선의 저항값은 상기 제 2 배선의 저항값보다 작은, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 배선의 단면적은 상기 제 2 배선의 단면적보다 큰, 반도체 장치.
  18. 반도체 장치 제작 방법에 있어서:
    베이스 기판 및 복수의 반도체 기판들을 준비하는 단계;
    상기 복수의 반도체 기판들 각각을 상기 베이스 기판의 표면에 접합하는 단계;
    상기 베이스 기판 위에 반도체 막들이 제공된 복수의 제 1 영역들을 형성하도록 상기 복수의 반도체 기판들 일부를 각각 분리하는 단계;
    상기 반도체 막들이 제공된 상기 제 1 영역들에 복수의 트랜지스터들을 형성하는 단계; 및
    상기 베이스 기판 위의 상기 반도체 막들이 제공된 상기 제 1 영역들 및 상기 반도체 막들이 제공되지 않은 제 2 영역들에 화소 전극들을 형성하는 단계를 포함하고,
    상기 반도체 막들이 제공되지 않은 상기 제 2 영역들에 형성된 상기 화소 전극들은 상기 반도체 막들이 제공된 상기 제 1 영역들에 형성된 상기 복수의 트랜지스터들에 전기적으로 접속되는, 반도체 장치 제작 방법.
  19. 제 18 항에 있어서,
    상기 베이스 기판을 접합하기 전에 상기 복수의 반도체 기판들 각각의 표면 위에 절연막을 형성하는 단계;
    상기 복수의 반도체 기판들 각각의 상기 표면으로부터 소정의 깊이에 취화 영역을 형성하도록 상기 절연막을 통해 가속 이온들을 상기 복수의 반도체 기판들에 조사하는 단계를 더 포함하고,
    상기 복수의 반도체 기판들의 일부를 각각 분리하는 상기 단계에서 분리는 상기 취화 영역에서 이루어지는, 반도체 장치 제작 방법.
  20. 제 19 항에 있어서,
    상기 베이스 기판은 유리 기판인, 반도체 장치 제작 방법.
  21. 제 19 항에 있어서,
    상기 복수의 반도체 기판들은 단결정 반도체를 포함하는, 반도체 장치 제작 방법.
KR1020090026493A 2008-03-28 2009-03-27 표시 장치 및 상기 표시 장치의 제작 방법 KR101563137B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-085409 2008-03-28
JP2008085409 2008-03-28

Publications (2)

Publication Number Publication Date
KR20090103829A KR20090103829A (ko) 2009-10-01
KR101563137B1 true KR101563137B1 (ko) 2015-10-26

Family

ID=41115732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090026493A KR101563137B1 (ko) 2008-03-28 2009-03-27 표시 장치 및 상기 표시 장치의 제작 방법

Country Status (3)

Country Link
US (2) US8278713B2 (ko)
JP (1) JP5182992B2 (ko)
KR (1) KR101563137B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI439756B (zh) * 2010-11-17 2014-06-01 Chunghwa Picture Tubes Ltd 面板導電膜配置系統及其方法
KR102449218B1 (ko) * 2017-09-19 2022-09-30 삼성디스플레이 주식회사 디스플레이 장치
JP2020080290A (ja) * 2018-11-14 2020-05-28 株式会社ジャパンディスプレイ 表示装置
KR102631767B1 (ko) * 2019-08-22 2024-02-01 주식회사 효산 디스플레이 제조용 기판 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030147019A1 (en) 2002-02-06 2003-08-07 Fujitsu Limited Flat panel display and method of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04102830A (ja) * 1990-08-22 1992-04-03 Hitachi Ltd 多色液晶表示パネル
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
JPH0618926A (ja) * 1992-07-02 1994-01-28 Sharp Corp 液晶表示用大型基板およびその製造方法
JPH10135479A (ja) 1996-09-03 1998-05-22 Toshiba Corp 薄膜トランジスタアレイ、およびこれを用いた画像表示装置
JP3837807B2 (ja) * 1996-12-16 2006-10-25 セイコーエプソン株式会社 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6646692B2 (en) 2000-01-26 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal display device and method of fabricating the same
JP4387065B2 (ja) * 2000-01-26 2009-12-16 株式会社半導体エネルギー研究所 液晶表示装置および液晶表示装置の作製方法
JP4846915B2 (ja) 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2003005212A (ja) * 2001-06-20 2003-01-08 Seiko Instruments Inc 単結晶シリコントランジスタ素子を有する液晶表示装置およびその製造方法
JP3960762B2 (ja) 2001-07-19 2007-08-15 シャープ株式会社 表示装置およびその製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4103447B2 (ja) 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
US6818529B2 (en) 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
JP3617522B2 (ja) * 2002-11-19 2005-02-09 英樹 松村 平面ディスプレイ基板
KR20050075280A (ko) 2002-11-19 2005-07-20 가부시키가이샤 이시카와 세이사쿠쇼 화소제어 소자의 선택 전사 방법, 화소제어 소자의 선택전사 방법에 사용되는 화소제어 소자의 실장 장치,화소제어 소자 전사후의 배선 형성 방법, 및, 평면디스플레이 기판
JP3783709B2 (ja) * 2003-10-14 2006-06-07 セイコーエプソン株式会社 電気光学装置、その製造方法、および電子機器
TW200521599A (en) 2003-10-14 2005-07-01 Seiko Epson Corp Electro-optical device, its manufacturing method and electronic instrument
US7199397B2 (en) * 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
KR101634970B1 (ko) 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030147019A1 (en) 2002-02-06 2003-08-07 Fujitsu Limited Flat panel display and method of manufacturing the same

Also Published As

Publication number Publication date
JP5182992B2 (ja) 2013-04-17
US20090242907A1 (en) 2009-10-01
KR20090103829A (ko) 2009-10-01
JP2009258710A (ja) 2009-11-05
US8278713B2 (en) 2012-10-02
US20120299027A1 (en) 2012-11-29
US8441021B2 (en) 2013-05-14

Similar Documents

Publication Publication Date Title
JP7068538B2 (ja) 表示装置、電子機器
KR102586023B1 (ko) 표시 장치 및 전자 기기
JP6827632B2 (ja) 発光表示装置の作製方法
KR101298949B1 (ko) 발광 장치 및 발광 장치 제조 방법
TW550832B (en) Light-emitting device and method of manufacturing the same
JP6188876B2 (ja) 表示装置
TWI338366B (en) Display device and manufacturing method thereof
US7964423B2 (en) Semiconductor device and method for manufacturing the same
JP5127103B2 (ja) 発光装置及び電子機器
KR101563137B1 (ko) 표시 장치 및 상기 표시 장치의 제작 방법
US8653426B2 (en) Heat treatment apparatus and method for manufacturing SOI substrate using the heat treatment apparatus
US8420504B2 (en) Method for manufacturing semiconductor device
US8030177B2 (en) Method for manufacturing semiconductor devices using embrittled layers
JP4627964B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 5