JPWO2017169760A1 - Electronic devices - Google Patents

Electronic devices Download PDF

Info

Publication number
JPWO2017169760A1
JPWO2017169760A1 JP2018508983A JP2018508983A JPWO2017169760A1 JP WO2017169760 A1 JPWO2017169760 A1 JP WO2017169760A1 JP 2018508983 A JP2018508983 A JP 2018508983A JP 2018508983 A JP2018508983 A JP 2018508983A JP WO2017169760 A1 JPWO2017169760 A1 JP WO2017169760A1
Authority
JP
Japan
Prior art keywords
electrode
electronic device
probe pin
plating
inclined surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018508983A
Other languages
Japanese (ja)
Other versions
JP6597886B2 (en
Inventor
稔 畑瀬
稔 畑瀬
水白　雅章
雅章 水白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2017169760A1 publication Critical patent/JPWO2017169760A1/en
Application granted granted Critical
Publication of JP6597886B2 publication Critical patent/JP6597886B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Abstract

主面に電極が形成された電子デバイスにおいて、プローブピンの踏み外しや電極の破損を低減させる。
電子デバイス１ａは、プローブピンが接続される半導体素子などの電気検査に使用される電子デバイスであり、配線基板２の主面２０に電極３が形成されて構成されている。電極３の表面３０の周縁には、突起部５が形成されている。電極３は、Ｃｕめっき層３ａ、Ｎｉめっき層３ｂ、Ａｕめっき層３ｃが順次積層されて形成され、各めっき層３ａ〜３ｃに凸部５ａ〜５ｃが形成され、突起部５を形成している。突起部５がプローブピンのガイドとなり、電極３の端部付近にプローブピンが接触しそうな場合に、突起部５により電極３の外側に誘導されるため、電極３の端部にプローブピンが当たり、電極が破損することを防止することができる。In an electronic device in which an electrode is formed on the main surface, it is possible to reduce probe pin stepping and electrode breakage.
The electronic device 1 a is an electronic device used for electrical inspection such as a semiconductor element to which a probe pin is connected, and is configured by forming an electrode 3 on the main surface 20 of the wiring board 2. Protrusions 5 are formed on the periphery of the surface 30 of the electrode 3. The electrode 3 is formed by sequentially laminating a Cu plating layer 3 a, a Ni plating layer 3 b, and an Au plating layer 3 c, and the projections 5 a to 5 c are formed on the plating layers 3 a to 3 c to form the protrusions 5. . When the projection 5 serves as a guide for the probe pin and the probe pin is likely to contact the vicinity of the end of the electrode 3, the projection 5 is guided to the outside of the electrode 3, so that the probe pin hits the end of the electrode 3. The electrode can be prevented from being damaged.

Description

本発明は、基板の主面に形成された電極を備える電子デバイスに関する。 The present invention relates to an electronic device including an electrode formed on a main surface of a substrate.

近年の半導体素子の外部端子の高密度化に伴い、この種の半導体素子の電気検査が可能なプローブカード用の配線基板の開発が進められている。例えば、特許文献１に記載のセラミック配線基板１００は、複数のセラミック絶縁層１０１ａが積層されてなるセラミック層１０１と、複数の絶縁樹脂層１０２ａが積層されてなる樹脂層１０２とを備え、セラミック層１０１上に樹脂層１０２が積層された構造となる。樹脂層１０２は、絶縁樹脂層１０２ａと配線層１０３が交互に積層され、絶縁樹脂層１０２ａの上下に位置する各配線層１０３間がビア導体１０４で接続される。また、最下層の絶縁樹脂層１０２ａに形成されたビア導体１０４と、セラミック配線基板１００の上面に露出した内部配線１０５の端部とが電気的に接続される。   With the recent increase in the density of external terminals of semiconductor elements, development of a wiring board for a probe card capable of electrical inspection of this type of semiconductor element is underway. For example, a ceramic wiring substrate 100 described in Patent Document 1 includes a ceramic layer 101 in which a plurality of ceramic insulating layers 101a are stacked, and a resin layer 102 in which a plurality of insulating resin layers 102a are stacked, and a ceramic layer. The resin layer 102 is laminated on 101. In the resin layer 102, insulating resin layers 102a and wiring layers 103 are alternately laminated, and the wiring layers 103 positioned above and below the insulating resin layer 102a are connected by via conductors 104. In addition, the via conductor 104 formed in the lowermost insulating resin layer 102 a and the end of the internal wiring 105 exposed on the upper surface of the ceramic wiring substrate 100 are electrically connected.

このようなプローブカードに搭載される配線基板１００において、絶縁樹脂層１０２ａの表面（絶縁樹脂層１０２ａの表面のうちセラミック層１０１との対向面と反対側の面）に配置される配線層１０３ａには、プローブピンが接続される。   In the wiring substrate 100 mounted on such a probe card, the wiring layer 103a disposed on the surface of the insulating resin layer 102a (the surface of the insulating resin layer 102a opposite to the surface facing the ceramic layer 101) Is connected to the probe pin.

特開２０１１−１０８９５９号公報（段落００２７〜００３０、図１等参照）Japanese Patent Laying-Open No. 2011-108959 (see paragraphs 0027 to 0030, FIG. 1, etc.)

しかしながら、配線基板１００の構造において、絶縁樹脂層１０２ａの表面に位置する配線層１０３ａが小さい場合には、プローブピンが配線層１０３ａの所定の位置に接触できないことがある。例えば、配線層１０３ａではない位置にプローブピンが接触してしまったり（踏み外し）、配線層１０３ａの端部にプローブピンが接触し、配線層１０３ａの端部が破損してしまったりする問題がある。   However, in the structure of the wiring substrate 100, when the wiring layer 103a located on the surface of the insulating resin layer 102a is small, the probe pin may not be in contact with a predetermined position of the wiring layer 103a. For example, there is a problem that the probe pin comes into contact with a position other than the wiring layer 103a (stepping off), or the probe pin comes into contact with the end of the wiring layer 103a and the end of the wiring layer 103a is damaged. .

本発明は、上記した課題に鑑みてなされたものであり、主面に電極が形成された電子デバイスにおいて、電極表面の周縁に突起部を形成することにより、プローブピンの踏み外しや電極の破損を低減することを目的とする。   The present invention has been made in view of the above problems, and in an electronic device having an electrode formed on the main surface, by forming a protrusion on the periphery of the electrode surface, the probe pin can be stepped off or the electrode can be damaged. The purpose is to reduce.

上記した目的を達成するために、本発明の積層配線基板は、基板と、該基板の主面に形成された電極とを備えた電子デバイスにおいて、前記電極の表面の周縁に突起部が形成されていること特徴としている。   In order to achieve the above-described object, the multilayer wiring board of the present invention is an electronic device comprising a substrate and an electrode formed on the main surface of the substrate, and a protrusion is formed on the periphery of the surface of the electrode. It is characterized by having.

この構成によると、電極の周縁に設けられた突起部がプローブピンを接触させる際のガイドとなり、プローブピンが電極の端部に接触しそうになった場合に、プローブピンを突起部の内側に誘導する、もしくは電極の外側にそらすことにより、プローブピンが電極端部に接触して、電極の破損や外観異常となるのを防止することができる。   According to this configuration, the protrusion provided on the periphery of the electrode serves as a guide for contacting the probe pin, and when the probe pin is about to contact the end of the electrode, the probe pin is guided inside the protrusion. In other words, the probe pin can be prevented from coming into contact with the end portion of the electrode and causing damage to the electrode or abnormal appearance.

また、前記突起部が、前記周縁を一周するように形成されていてもよい。この場合、プローブピンのガイドとなる突起部が電極の周縁を囲むように配置されるため、より効率的にプローブピンを電極の内側または外側に誘導することができ、電極の破損を防止することができる。   Further, the protrusion may be formed so as to go around the periphery. In this case, since the projecting portion that serves as a guide for the probe pin is arranged so as to surround the periphery of the electrode, the probe pin can be more efficiently guided to the inside or outside of the electrode, and damage to the electrode can be prevented. Can do.

また、前記突起部は、前記電極の周縁の外側に向かう第１傾斜面と、該第１傾斜面と反対に前記表面の内側に向かう第２傾斜面とを有していてもよい。この場合、突起部の形状が斜面になっているため、突起部付近にプローブピンが接触した場合に、斜面に沿ってプローブピンをガイドすることが可能である。プローブピンが第１傾斜面に沿って電極の外側に誘導される場合、プローブピンが電極からそれるため、電極の破損を防ぐことができる。また、反対にプローブピンが第２傾斜面に沿って電極の内側に誘導される場合は、電極にプローブピンを確実に接触させることができる。   The protrusion may include a first inclined surface that faces the outer periphery of the electrode and a second inclined surface that faces the inner side of the surface opposite to the first inclined surface. In this case, since the shape of the protrusion is an inclined surface, the probe pin can be guided along the inclined surface when the probe pin contacts the vicinity of the protrusion. When the probe pin is guided to the outside of the electrode along the first inclined surface, the probe pin is deviated from the electrode, so that the electrode can be prevented from being damaged. Conversely, when the probe pin is guided inside the electrode along the second inclined surface, the probe pin can be reliably brought into contact with the electrode.

また、前記第２傾斜面の前記電極の表面に対する傾斜角度は、前記第１傾斜面よりも小さくてもよい。この場合、第２傾斜面の電極表面に対する傾斜角度を第１傾斜面よりも小さくすることにより、プローブピンが突起部の頂点付近に接触した場合に、外側に誘導されやすくなるため、電極の破損をより確実に防止することができる。   In addition, an inclination angle of the second inclined surface with respect to the surface of the electrode may be smaller than that of the first inclined surface. In this case, since the inclination angle of the second inclined surface with respect to the electrode surface is smaller than that of the first inclined surface, the probe pin is likely to be guided to the outside when it contacts the vicinity of the apex of the protrusion, so that the electrode is damaged. Can be prevented more reliably.

また、前記電極は複数のめっき層で形成されていてもよい。この場合、めっきを実施する際の電流密度や添加物を調整することにより、突起部を容易に形成することができる。   The electrode may be formed of a plurality of plating layers. In this case, the projecting portion can be easily formed by adjusting the current density and additives when performing plating.

また、前記電極における周縁部は、前記電極のうち前記周縁部よりも内側に位置する部分よりも厚くてもよい。この場合、電極の周縁部が内側よりも厚く形成されているため、電極の周縁部がプローブピンのガイドとなり、電極の破損を防止することができる。   Moreover, the peripheral part in the said electrode may be thicker than the part located inside the said peripheral part among the said electrodes. In this case, since the peripheral portion of the electrode is formed thicker than the inside, the peripheral portion of the electrode serves as a guide for the probe pin, and damage to the electrode can be prevented.

前記基板は、複数のプローブピンが接続されるプローブカード用積層配線基板であって、前記基板は、複数のセラミック層が積層されてなるセラミック積層部と、前記セラミック積層部の表面に設けられた樹脂部とを備え、前記電極は、前記樹脂部の主面に設けられていてもよい。この場合、耐久性が高く、かつ、マザー基板との接続信頼性の高いプローブカードを提供することができる。   The board is a laminated wiring board for a probe card to which a plurality of probe pins are connected, and the board is provided on a surface of the ceramic laminated section formed by laminating a plurality of ceramic layers and the ceramic laminated section. A resin portion, and the electrode may be provided on a main surface of the resin portion. In this case, it is possible to provide a probe card having high durability and high connection reliability with the mother board.

本発明によれば、基板の主面に形成された電極の周縁に突起部を設けることで、プローブピンが電極の端部付近に接触した場合に、突起部がガイドとなり、プローブピンを電極の外側もしくは内側に誘導することで、電極の端部にプローブピンが当たって電極が破損するのを防止することができる。   According to the present invention, by providing a projection on the periphery of the electrode formed on the main surface of the substrate, when the probe pin comes into contact with the vicinity of the end of the electrode, the projection becomes a guide, and the probe pin By guiding to the outside or the inside, it is possible to prevent the electrode from being damaged by the probe pin hitting the end of the electrode.

本発明の第１実施形態にかかる電子デバイスの断面の拡大図である。It is an enlarged view of the section of the electronic device concerning a 1st embodiment of the present invention. 図１の電子デバイスの一部を拡大した図である。It is the figure which expanded a part of electronic device of FIG. 図１の配線基板の製造方法を示す図である。It is a figure which shows the manufacturing method of the wiring board of FIG. 本発明の第２実施形態にかかる配線基板の製造方法を示す図である。It is a figure which shows the manufacturing method of the wiring board concerning 2nd Embodiment of this invention. 本発明の第２実施形態にかかる配線基板の製造方法を示す図である。It is a figure which shows the manufacturing method of the wiring board concerning 2nd Embodiment of this invention. 従来の配線基板の断面図である。It is sectional drawing of the conventional wiring board.

＜第１実施形態＞
本発明の第１実施形態にかかる電子デバイス１ａについて、図１および図２を参照して説明する。なお、図１は電子デバイス１ａの断面の拡大図、図２は図１の電子デバイス１ａの電極の一部を拡大した図である。<First Embodiment>
An electronic device 1a according to a first embodiment of the present invention will be described with reference to FIG. 1 and FIG. 1 is an enlarged view of a cross section of the electronic device 1a, and FIG. 2 is an enlarged view of a part of the electrodes of the electronic device 1a of FIG.

この実施形態にかかる電子デバイス１ａは、配線基板２の主面２０に複数の電極３が形成され、例えば、半導体素子などの非検査物の電気検査に使用されるプローブカードに搭載されて使用される。図１に示すように、電子デバイス１ａは、配線基板２と配線基板２の主面２０に形成された電極３により構成される。配線基板２と電極３の間には給電膜４が形成されている。なお、プローブカードに搭載される電子デバイス１ａには、通常複数の電極が形成されるが、そのうちの１つの電極を拡大した図を用いて説明する。   The electronic device 1a according to this embodiment has a plurality of electrodes 3 formed on the main surface 20 of the wiring board 2, and is used by being mounted on a probe card used for electrical inspection of non-inspected objects such as semiconductor elements, for example. The As shown in FIG. 1, the electronic device 1 a includes a wiring board 2 and an electrode 3 formed on the main surface 20 of the wiring board 2. A power feeding film 4 is formed between the wiring board 2 and the electrode 3. The electronic device 1a mounted on the probe card is usually formed with a plurality of electrodes, which will be described with reference to an enlarged view of one of the electrodes.

配線基板２は、例えば、ホウケイ酸系ガラスを含有するセラミック（例えば、アルミナなど）を主成分とする低温同時焼成セラミック（ＬＴＣＣ）、高温焼成セラミック（ＨＴＣＣ）など、種々のセラミックで形成することができる。また、配線基板２は多層構造であってもよい。   The wiring board 2 can be formed of various ceramics such as a low-temperature co-fired ceramic (LTCC) and a high-temperature fired ceramic (HTCC) mainly composed of a ceramic (for example, alumina) containing borosilicate glass. it can. Further, the wiring board 2 may have a multilayer structure.

配線基板２の主面２０には、給電膜４が形成されている。これは、電解めっきを実施する際に給電を行うためのもので、ＴｉもしくはＣｕがスパッタにより成膜されている。さらに給電膜４に複数のめっき層からなる電極３が形成されている。電極３は、Ｃｕめっき層３ａ、Ｎｉめっき層３ｂおよびＡｕめっき層３ｃにより構成される。各めっき層３ａ〜３ｃはそれぞれ、電解Ｃｕめっき、電解Ｎｉめっき、電解Ａｕめっきにより形成される。   On the main surface 20 of the wiring substrate 2, the power supply film 4 is formed. This is for supplying power when performing electroplating, and Ti or Cu is formed by sputtering. Further, an electrode 3 made of a plurality of plating layers is formed on the power feeding film 4. The electrode 3 includes a Cu plating layer 3a, a Ni plating layer 3b, and an Au plating layer 3c. Each of the plating layers 3a to 3c is formed by electrolytic Cu plating, electrolytic Ni plating, or electrolytic Au plating.

電極３の表面３０には、その周縁を一周するように突起部５が形成されている。この実施形態では、各めっき層３ａ〜３ｃにそれぞれ、凸部５ａ〜５ｃが形成されることにより突起部５が形成されている。図２に示すように、配線基板２の主面２０に垂直な方向から見たときに、突起部５は、第１傾斜面６ａと第２傾斜面６ｂとを有する。また、電極３の表面３０に対する第２傾斜面６ｂの傾斜角度６０ｂは、第１傾斜面６ａの傾斜角度６０ａよりも小さく形成され、第１傾斜面６ａが第２傾斜面６ｂよりも急峻となっている。   Projections 5 are formed on the surface 30 of the electrode 3 so as to make one round of the periphery. In this embodiment, the projections 5 are formed by forming the projections 5a to 5c on the plating layers 3a to 3c, respectively. As shown in FIG. 2, when viewed from a direction perpendicular to the main surface 20 of the wiring substrate 2, the protrusion 5 has a first inclined surface 6 a and a second inclined surface 6 b. The inclination angle 60b of the second inclined surface 6b with respect to the surface 30 of the electrode 3 is formed smaller than the inclination angle 60a of the first inclined surface 6a, and the first inclined surface 6a is steeper than the second inclined surface 6b. ing.

（配線基板の製造方法）
次に、電子デバイス１ａの製造方法を、図３を参照して説明する。まず、図３（ａ）に示すように、配線基板２を準備し、配線基板２の主面２０に給電膜４を形成する。給電膜４は、ＴｉもしくはＣｕをスパッタにより成膜して形成する。その後、給電膜４上にめっきレジスト７を形成する。めっきレジスト７は、例えば、エポキシ樹脂などの感光性樹脂を、所定の位置に塗布し、露光、現像して形成することができる。次に、電極３のＣｕめっき層３ａを電解Ｃｕめっきにより形成する。このとき、めっきの条件を調整することにより、Ｃｕめっき層３ａの周縁部に凸部５ａが形成されるようにする。条件の調整は、例えば、電流密度を高くしたり、添加物の種類や比率を調整する等の方法がある。(Method for manufacturing a wiring board)
Next, a method for manufacturing the electronic device 1a will be described with reference to FIG. First, as shown in FIG. 3A, the wiring board 2 is prepared, and the power supply film 4 is formed on the main surface 20 of the wiring board 2. The power supply film 4 is formed by depositing Ti or Cu by sputtering. Thereafter, a plating resist 7 is formed on the power feeding film 4. The plating resist 7 can be formed by, for example, applying a photosensitive resin such as an epoxy resin at a predetermined position, exposing and developing. Next, the Cu plating layer 3a of the electrode 3 is formed by electrolytic Cu plating. At this time, the convex part 5a is formed in the peripheral part of Cu plating layer 3a by adjusting the conditions of plating. The conditions can be adjusted, for example, by increasing the current density or adjusting the type and ratio of additives.

次に、図３（ｂ）に示すように、Ｃｕめっき層３ａ上に電解Ｎｉめっき処理を実施し、Ｎｉめっき層３ｂを形成する。次に、図３（ｃ）に示すように、Ｎｉめっき層３ｂ上に電解Ａｕめっき処理を実施し、Ａｕめっき層３ｃを形成する。この時、Ｃｕめっき層３ａに形成された凸部５ａに沿って、Ｎｉめっき層３ｂ、Ａｕめっき層３ｃにもそれぞれ凸部５ｂ、５ｃが形成される。   Next, as shown in FIG. 3B, electrolytic Ni plating treatment is performed on the Cu plating layer 3a to form the Ni plating layer 3b. Next, as shown in FIG. 3C, electrolytic Au plating is performed on the Ni plating layer 3b to form the Au plating layer 3c. At this time, the protrusions 5b and 5c are also formed on the Ni plating layer 3b and the Au plating layer 3c, respectively, along the protrusions 5a formed on the Cu plating layer 3a.

その後、図３（ｄ）に示すように、めっきレジスト７を剥離する。次に、図３（ｅ）に示すように、給電膜４のめっきレジスト７に覆われていた領域、すなわち、電極３から露出する給電膜４をエッチングにより除去することにより、電子デバイス１ａが完成する。   Thereafter, as shown in FIG. 3D, the plating resist 7 is peeled off. Next, as shown in FIG. 3E, the region covered with the plating resist 7 of the power supply film 4, that is, the power supply film 4 exposed from the electrode 3 is removed by etching, whereby the electronic device 1a is completed. To do.

したがって、上記した実施形態によれば、電極３にプローブピンを接触させる際に、電極３の表面３０の周縁部に形成された突起部５がガイドとなり、プローブピンを電極の外側に誘導し、電極３の端部にプローブピンが当たり、電極３が破損してしまうことを防止することができる。また、プローブピンを電極３の内側に誘導し、プローブピンを電極３の中央付近に接触させることもできる。   Therefore, according to the above-described embodiment, when the probe pin is brought into contact with the electrode 3, the protruding portion 5 formed on the peripheral portion of the surface 30 of the electrode 3 serves as a guide, and the probe pin is guided to the outside of the electrode. It is possible to prevent the probe pin from hitting the end of the electrode 3 and damaging the electrode 3. It is also possible to guide the probe pin to the inside of the electrode 3 and bring the probe pin into contact with the vicinity of the center of the electrode 3.

また、突起部５が第１傾斜面６ａと第２傾斜面６ｂを有することにより、プローブピンが電極３の端部付近に接触しそうになった場合に、電極３の外側または内側への誘導をスムーズに行うことができる。また、第２傾斜面６ｂの傾斜角度６０ｂを第１傾斜面６ａの傾斜角度６０ａよりも小さく形成することにより、プローブピンが突起部５の頂点付近に接触しそうになった場合に、外側へ誘導されやすくなり、電極３の破損や変形を防止することができる。   Further, since the protrusion 5 has the first inclined surface 6a and the second inclined surface 6b, when the probe pin is likely to come into contact with the vicinity of the end portion of the electrode 3, it is guided to the outside or the inside of the electrode 3. It can be done smoothly. Further, by forming the inclination angle 60b of the second inclined surface 6b smaller than the inclination angle 60a of the first inclined surface 6a, the probe pin is guided to the outside when the probe pin is likely to come into contact with the vicinity of the apex of the protrusion 5. This makes it easier to prevent the electrode 3 from being damaged or deformed.

また、電極３を複数のめっき層で形成することにより、電極３の表面３０に容易に突起部５を形成することができる。   Further, by forming the electrode 3 with a plurality of plating layers, the protrusion 5 can be easily formed on the surface 30 of the electrode 3.

なお、突起部５の高さは、電極３の平坦な部分の厚みと比較して、１０％以上高くなるように形成するとよい。突起部５の高さが十分でない場合には、プローブピンを誘導する効果が十分に得られない場合がある。   Note that the height of the protrusion 5 is preferably 10% or more higher than the thickness of the flat portion of the electrode 3. If the height of the protrusion 5 is not sufficient, the effect of guiding the probe pin may not be sufficiently obtained.

＜第２実施形態＞
本発明の第２実施形態にかかる電子デバイス１ａについて、図４および図５を参照して説明する。なお、図４および図５は、電子デバイス１ａの製造方法を示す図である。Second Embodiment
An electronic device 1a according to a second embodiment of the present invention will be described with reference to FIGS. 4 and 5 are diagrams showing a method for manufacturing the electronic device 1a.

この実施形態にかかる電子デバイス１ｂが、図１、図２を参照して説明した第１実施形態と異なるところは、Ｃｕめっき層３ａには凸部が形成されていないこと、および電子デバイス１ａの製造方法が異なることである。その他の構成は第１実施形態の電子デバイス１ａと同じであるため、同一符号を付すことにより説明を省略する。   The electronic device 1b according to this embodiment differs from the first embodiment described with reference to FIG. 1 and FIG. 2 in that no protrusion is formed on the Cu plating layer 3a and the electronic device 1a The manufacturing method is different. Since other configurations are the same as those of the electronic device 1a of the first embodiment, the description thereof is omitted by giving the same reference numerals.

（配線基板の製造方法）
この実施形態にかかる電子デバイス１ｂの製造方法を、図４、図５を参照して説明する。まず、図４（ａ）に示すように、配線基板２を準備し、主面２０に給電膜４を形成する。給電膜４は、ＴｉもしくはＣｕをスパッタにより成膜して形成する。その後、給電膜４上にめっきレジスト７を形成する。めっきレジスト７は、例えば、エポキシ樹脂などの感光性樹脂を、所定の位置に塗布し、露光、現像して形成することができる。次に、電極３のＣｕめっき層３ａを電解Ｃｕめっきにより形成する。次に、図４（ｂ）に示すように、Ｃｕめっき層３ａ上に、電解Ｎｉめっき処理を実施し、Ｎｉめっき層３ｂを形成する。(Method for manufacturing a wiring board)
A method for manufacturing the electronic device 1b according to this embodiment will be described with reference to FIGS. First, as shown in FIG. 4A, the wiring board 2 is prepared, and the power supply film 4 is formed on the main surface 20. The power supply film 4 is formed by depositing Ti or Cu by sputtering. Thereafter, a plating resist 7 is formed on the power feeding film 4. The plating resist 7 can be formed by, for example, applying a photosensitive resin such as an epoxy resin at a predetermined position, exposing and developing. Next, the Cu plating layer 3a of the electrode 3 is formed by electrolytic Cu plating. Next, as shown in FIG. 4B, electrolytic Ni plating treatment is performed on the Cu plating layer 3a to form the Ni plating layer 3b.

次に、図４（ｃ）に示すように、図４（ｂ）で形成したＮｉめっき層３ｂ上にＮｉめっきレジスト８を形成する。Ｎｉめっきレジスト８も、エポキシ樹脂などの感光性樹脂を露光、現像して形成することができる。なお、Ｎｉめっきレジスト８は、この後の工程で形成する突起部５の形状に合わせて、例えば、テーパー状に形成されていてもよい。   Next, as shown in FIG. 4C, a Ni plating resist 8 is formed on the Ni plating layer 3b formed in FIG. 4B. The Ni plating resist 8 can also be formed by exposing and developing a photosensitive resin such as an epoxy resin. Note that the Ni plating resist 8 may be formed in a tapered shape, for example, in accordance with the shape of the protrusion 5 formed in the subsequent process.

次に、図４（ｄ）に示すように、図４（ｂ）で形成したＮｉめっき層３ｂ上に再度電解Ｎｉめっきを実施して、凸部５ｂを形成する。この時、めっきの条件を調整して、凸部５ｂの中央部が膨らむように形成する。条件の調整は、例えば、電流密度を変更したり、添加物の種類や比率を調整する等の方法がある。   Next, as shown in FIG. 4D, electrolytic Ni plating is performed again on the Ni plating layer 3b formed in FIG. 4B to form the convex portion 5b. At this time, the plating conditions are adjusted so that the central portion of the convex portion 5b swells. The adjustment of the conditions includes, for example, methods such as changing the current density and adjusting the type and ratio of additives.

その後、図４（ｅ）に示すように、Ｎｉめっきレジスト８を除去した後、図４（ｆ）に示すように電解Ａｕめっき処理を実施して、Ａｕめっき層３ｃを形成する。この時、Ｎｉめっき層３ｂに形成された凸部５ｂの形状により、Ａｕめっき層３ｃにも凸部５ｃが形成される。   Thereafter, as shown in FIG. 4 (e), after removing the Ni plating resist 8, an electrolytic Au plating process is performed as shown in FIG. 4 (f) to form an Au plating layer 3c. At this time, due to the shape of the convex portion 5b formed on the Ni plating layer 3b, the convex portion 5c is also formed on the Au plating layer 3c.

次に、図５（ａ）に示すように、めっきレジスト７を剥離する。次に、図５（ｂ）に示すように、給電膜４のめっきレジスト７に覆われていた領域、すなわち、電極３から露出する給電膜４をエッチングにより除去することにより、電子デバイス１ｂが完成する。   Next, as shown in FIG. 5A, the plating resist 7 is peeled off. Next, as shown in FIG. 5B, the region covered with the plating resist 7 of the power supply film 4, that is, the power supply film 4 exposed from the electrode 3 is removed by etching, whereby the electronic device 1b is completed. To do.

したがって、上記した実施形態によれば、実施形態１と同様の効果を得ることができる。   Therefore, according to the above-described embodiment, the same effect as that of the first embodiment can be obtained.

なお、本発明は、上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行うことが可能である。例えば、上記した実施形態では、Ｃｕめっき層３ａまたはＮｉめっき層３ｂに電解めっきを実施するときに、凸部５ａまたは凸部５ｂを形成したが、例えば、Ｃｕめっき層３ａやＮｉめっき層３ｂには凸部を形成せず、Ａｕめっき層３ｃにだけ凸部５ｃを形成してもよい。   The present invention is not limited to the above-described embodiment, and various modifications other than those described above can be made without departing from the spirit of the present invention. For example, in the above-described embodiment, when the electrolytic plating is performed on the Cu plating layer 3a or the Ni plating layer 3b, the convex portion 5a or the convex portion 5b is formed. However, for example, the Cu plating layer 3a or the Ni plating layer 3b May not form a convex part, and may form the convex part 5c only in the Au plating layer 3c.

また、上記した実施形態では、電極３は複数のめっき層で形成されているが、電極３がめっき以外で形成されていてもよい。   In the above-described embodiment, the electrode 3 is formed by a plurality of plating layers, but the electrode 3 may be formed by other than plating.

本発明は、上記したプローブカードの配線基板に限らず、表面に電極が形成された種々の電子デバイスに適用することができる。   The present invention is not limited to the above-described probe card wiring substrate, but can be applied to various electronic devices having electrodes formed on the surface.

１ａ、１ｂ 電子デバイス
２ 配線基板
３ 電極
５ 突起部
６ａ 第１傾斜面
６ｂ 第２傾斜面DESCRIPTION OF SYMBOLS 1a, 1b Electronic device 2 Wiring board 3 Electrode 5 Projection part 6a 1st inclined surface 6b 2nd inclined surface

Claims (7)

基板と、該基板の主面に形成された電極とを備えた電子デバイスにおいて、
前記電極の表面の周縁に突起部が形成されていることを特徴とする電子デバイス。In an electronic device comprising a substrate and an electrode formed on the main surface of the substrate,
An electronic device, wherein a protrusion is formed on a peripheral edge of the surface of the electrode. 前記突起部が、前記周縁を一周するように形成されていることを特徴とする請求項１に記載の電子デバイス。   The electronic device according to claim 1, wherein the protrusion is formed so as to go around the periphery. 前記突起部は、前記電極の周縁の外側に向かう第１傾斜面と、該第１傾斜面と反対に前記表面の内側に向かう第２傾斜面とを有することを特徴とする請求項１または２に記載の電子デバイス。   The said protrusion part has the 1st inclined surface which goes to the outer side of the peripheral edge of the said electrode, and the 2nd inclined surface which goes to the inner side of the said surface opposite to this 1st inclined surface, It is characterized by the above-mentioned. The electronic device according to. 前記第２傾斜面の前記電極の表面に対する傾斜角度は、前記第１傾斜面よりも小さいことを特徴とする請求項３に記載の電子デバイス。   The electronic device according to claim 3, wherein an inclination angle of the second inclined surface with respect to the surface of the electrode is smaller than that of the first inclined surface. 前記電極は複数のめっき層で形成されていることを特徴とする請求項１ないし４のいずれかに記載の電子デバイス。   The electronic device according to claim 1, wherein the electrode is formed of a plurality of plating layers. 前記電極における周縁部は、前記電極のうち前記周縁部よりも内側に位置する部分よりも厚いことを特徴とする請求項１ないし５のいずれかに記載の電子デバイス。   6. The electronic device according to claim 1, wherein a peripheral edge portion of the electrode is thicker than a portion of the electrode positioned inside the peripheral edge portion. 前記基板は、複数のプローブピンが接続されるプローブカード用積層配線基板であって、
前記基板は、複数のセラミック層が積層されてなるセラミック積層部と、前記セラミック積層部の表面に設けられた樹脂部とを備え、前記電極は、前記樹脂部の主面に設けられていることを特徴とする請求項１ないし６のいずれかに記載の電子デバイス。The board is a laminated wiring board for probe cards to which a plurality of probe pins are connected,
The substrate includes a ceramic laminated portion in which a plurality of ceramic layers are laminated, and a resin portion provided on a surface of the ceramic laminated portion, and the electrode is provided on a main surface of the resin portion. An electronic device according to any one of claims 1 to 6.
JP2018508983A 2016-03-30 2017-03-15 Electronic devices Active JP6597886B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016067184 2016-03-30
JP2016067184 2016-03-30
PCT/JP2017/010316 WO2017169760A1 (en) 2016-03-30 2017-03-15 Electronic device

Publications (2)

Publication Number Publication Date
JPWO2017169760A1 true JPWO2017169760A1 (en) 2019-03-07
JP6597886B2 JP6597886B2 (en) 2019-10-30

Family

ID=59965241

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018508983A Active JP6597886B2 (en) 2016-03-30 2017-03-15 Electronic devices

Country Status (2)

Country Link
JP (1) JP6597886B2 (en)
WO (1) WO2017169760A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6951240B2 (en) * 2017-12-27 2021-10-20 日東電工株式会社 Manufacturing method of suspension board with circuit and suspension board with circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006275579A (en) * 2005-03-28 2006-10-12 Kyocera Corp Test substrate and test device
JP2006292726A (en) * 2005-03-17 2006-10-26 Kyocera Corp Inspection substrate
JP2010278429A (en) * 2009-05-26 2010-12-09 Semikron Elektronik Gmbh & Co Kg Contact device for power semiconductor module
JP2014186023A (en) * 2013-02-23 2014-10-02 Kyocera Corp Probe card substrate and probe card
WO2016024534A1 (en) * 2014-08-11 2016-02-18 株式会社村田製作所 Probe card and multilayer circuit board with which said probe card is provided

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006292726A (en) * 2005-03-17 2006-10-26 Kyocera Corp Inspection substrate
JP2006275579A (en) * 2005-03-28 2006-10-12 Kyocera Corp Test substrate and test device
JP2010278429A (en) * 2009-05-26 2010-12-09 Semikron Elektronik Gmbh & Co Kg Contact device for power semiconductor module
JP2014186023A (en) * 2013-02-23 2014-10-02 Kyocera Corp Probe card substrate and probe card
WO2016024534A1 (en) * 2014-08-11 2016-02-18 株式会社村田製作所 Probe card and multilayer circuit board with which said probe card is provided

Also Published As

Publication number Publication date
WO2017169760A1 (en) 2017-10-05
JP6597886B2 (en) 2019-10-30

Similar Documents

Publication Publication Date Title
KR100403691B1 (en) Semiconductor device and its manufacture
TWI446847B (en) Wiring board, method for manufacturing the same, and semiconductor package
JP2020074437A (en) Flexible printed wiring board, electronic device including the same, and method for manufacturing flexible printed wiring board
JP7081090B2 (en) How to manufacture wiring boards, probe cards, and wiring boards
JP2010277829A (en) Substrate having connection terminal
JP5948881B2 (en) Lead frame for semiconductor devices
JP2007208209A (en) Semiconductor device and method for fabrication thereof
KR101566173B1 (en) Semiconductor test socket and manufacturing method thereof
JP6597886B2 (en) Electronic devices
CN108024442B (en) Wired circuit board and method for manufacturing the same
JP6303137B2 (en) Semiconductor device
KR20110074012A (en) Carrier substrate, fabricating method of the same, printed circuit board and fabricating method using the same
JP2007005357A (en) Method of manufacturing semiconductor device
US20110297430A1 (en) Wiring substrate and manufacturing method thereof
JP2008187074A (en) Printed circuit board and manufacturing method therefor
KR20040023773A (en) Method of forming conductor wiring pattern
JP2004140115A (en) Semiconductor device, its manufacturing method, circuit board, and electronic equipment
JP7172105B2 (en) Wiring substrate, semiconductor device having wiring substrate, and method for manufacturing semiconductor device
JP5980554B2 (en) Electrical connection member, inspection method, and manufacturing method of electrical connection member
JP2007122880A (en) Fabricating method of electric contact, and manufacturing method of electric connector
CN111954388B (en) Circuit board and manufacturing method thereof
US11935822B2 (en) Wiring substrate having metal post offset from conductor pad and method for manufacturing wiring substrate
US11219130B2 (en) Circuit board and manufacturing method thereof
KR101558579B1 (en) Printed circuit board and method for fabricating the same
JP2006013160A (en) Wiring circuit substrate and semiconductor apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190916

R150 Certificate of patent or registration of utility model

Ref document number: 6597886

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150