JPWO2016194116A1 - 半導体装置、基板および電力変換装置 - Google Patents
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Abstract
半導体装置(SiC−IGBT)の、バッファ層BUF上に形成されたn型のドリフト層DRLを、(c1)バッファ層BUF上に形成されたn型の第1ドリフト領域DRL1と、(c2)第1ドリフト領域DRL1上に形成されたn型の第2ドリフト領域DRL2と、を有するように構成し、(c3)第1ドリフト領域DRL1の不純物濃度を、バッファ層BUFの不純物濃度よりも低く、第2ドリフト領域DRL2の不純物濃度よりも高くし、(c4)第1ドリフト領域DRL1を第2ドリフト領域DRL2よりも薄くする。このように、ドリフト層DRLを、積層構造とすることにより、半導体装置のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
Description
本発明は、半導体装置、基板および電力変換装置に関し、例えば、パワー半導体素子を含む半導体装置、パワー半導体素子用の基板およびパワー半導体素子を有する電力変換装置に適用して有効な技術に関する。
家電製品などの小電力機器から電気自動車、鉄道、電力送配電系統などの大電力機器の電力変換装置には、パワー半導体素子の一種であるIGBTがスイッチング素子として広く用いられている。
例えば、下記特許文献1には、第1低濃度領域と、高濃度領域と、第2低濃度領域よりなるドリフト領域を有するIGBTが開示されている。
また、下記非特許文献1には、SiCを用いたIGBT素子であって、15kVを超える耐圧を有するIGBT素子が開示されている。
Woongje Sung, Jun Wang, Alex Q. Huang, B. Jayant Baliga, ISPSD 2009. 21st International Symposium on, pp.271-274 (2009)
化合物半導体材料であるSiCは、電子機器に広く用いられている半導体材料であるSiと比較して、約3倍のバンドギャップを有し、かつ、約10倍の絶縁破壊電界強度を有している。
このため、SiCを用いたIGBT素子は、例えば、6.5kVを超えるような超高耐圧での用途が見込めるが、追って詳細に説明するように、スイッチング時のノイズ発生と高電圧印加時におけるエミッタ領域側の高電界化の課題があり、これらはトレードオフの関係にある。
このため、スイッチング時のノイズを抑えつつ、高電圧印加時におけるエミッタ領域側の電界を小さくすることの両立が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、絶縁ゲートバイポーラトランジスタを含む。この絶縁ゲートバイポーラトランジスタは、ドリフト層を有する。このドリフト層は、(c1)バッファ層上に形成された第2導電型の第1ドリフト領域と、(c2)第1ドリフト領域上に形成された第2導電型の第2ドリフト領域と、を有する。そして、(c3)第1ドリフト領域の不純物濃度は、バッファ層の不純物濃度よりも低く、第2ドリフト領域の不純物濃度よりも高く、(c4)第1ドリフト領域が第2ドリフト領域よりも薄い。
本願において開示される一実施の形態に示される基板は、基板層を有する基板である。この基板層は、(a)第1面、第1面とは反対側の第2面を有する第1導電型のコレクタ領域と、(b)コレクタ領域の第1面上に形成された第2導電型のバッファ層と、(c)バッファ層上に形成された第2導電型のドリフト層と、を有する。そして、ドリフト層は、(c1)バッファ層上に形成された第2導電型の第1ドリフト領域と、(c2)第1ドリフト領域上に形成された第2導電型の第2ドリフト領域と、を有する。そして、(c3)第1ドリフト領域の不純物濃度は、バッファ層の不純物濃度よりも低く、第2ドリフト領域の不純物濃度よりも高く、(c4)第1ドリフト領域が第2ドリフト領域よりも薄い。そして、コレクタ領域と、バッファ層と、第1ドリフト領域と、第2ドリフト領域とは、エピタキシャル層である。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される基板によれば、この基板を用いて特性の良好な半導体装置を製造することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
また、符号「−」および「+」は、導電型がn型またはp型の不純物の相対的な濃度を表しており、例えばn型不純物の場合は、「n−」、「n」、「n+」の順に不純物濃度が高くなる。また、本願では、基板とその上に形成されたエピタキシャル層(基板層)とをまとめて基板と呼ぶ場合がある。なお、実施の形態の半導体装置において、基板、基板層、および半導体装置を構成する各層、各領域について、素子形成面側を上面(表面、第1面)とし、素子形成面と逆側を下面(裏面、第2面)とする。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ)である。中でも、Si(シリコン)よりもバンドギャップがSi比で3倍程度大きく、絶縁破壊電界強度がSiより10倍程度高いSiC(炭化シリコン、炭化ケイ素)を用いたものである。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ)である。中でも、Si(シリコン)よりもバンドギャップがSi比で3倍程度大きく、絶縁破壊電界強度がSiより10倍程度高いSiC(炭化シリコン、炭化ケイ素)を用いたものである。
このようなSiCを用いたIGBT(SiC−IGBT)は、SiCを用いたMOSFET(SiC−MOSFET)やSiを用いたIGBT(Si−IGBT)と比較し、非常に有用な特性を有する。図2は、Si−IGBT、SiC−MOSFET、SiC−IGBTの導通時の静特性を示すグラフである。縦軸は、コレクタ,ドレイン電流(a.u.)であり、横軸は、コレクタ,ドレイン電圧(V)である。
SiC−IGBTとSi−IGBTとを比較する。ビルトイン電圧は、SiC−IGBTは3V程度で、Si−IGBTは0.8V程度である。このため、電流値(コレクタ,ドレイン電流の値)は、電圧値(コレクタ,ドレイン電圧の値)が4V程度までの範囲では、Si−IGBTの方が大きい。しかしながら、電圧値が4V以上の範囲では、SiC−IGBTが低抵抗化し、電流値が格段に大きくなる。これは同じバイポーラ素子でもSiC−IGBTでは、Si−IGBTと比較し、ドリフト層の膜厚が小さく(例えば、1/10程度)、ドリフト層の抵抗に大きな差が出るためである。例えば、6.5kV耐圧ではSi−IGBTでは、ドリフト層の膜厚は650μm程度であるが、SiC−IGBTでは65μm程度である。また、SiC−MOSFET(metal-oxide-semiconductor field-effect transistor)とSiC−IGBTとを比較する。この場合も、電圧値が4V以上の範囲では、SiC−IGBTが低抵抗化し、電流値が格段に大きくなる。これはIGBTの少数キャリア蓄積効果による抵抗低減効果による。このように、SiC−IGBTは、非常に有用な特性を有する。
[構造説明]
図1に示すように、本実施の形態の半導体装置は、上面(表面、第1面)と、上面とは反対側の下面(裏面、第2面)を有するp+型半導体領域からなるコレクタ領域CRを有している。このコレクタ領域CRの上面上にn+型半導体領域からなるバッファ層BUFが形成されている。そして、バッファ層BUF上にn−型半導体領域からなるドリフト層DRLが形成されている。バッファ層BUFは、例えば、逆バイアスのもとでは、空乏ストップ層として働き、順方向の導通モードでは、裏側のアノードの注入効率を制御する。
図1に示すように、本実施の形態の半導体装置は、上面(表面、第1面)と、上面とは反対側の下面(裏面、第2面)を有するp+型半導体領域からなるコレクタ領域CRを有している。このコレクタ領域CRの上面上にn+型半導体領域からなるバッファ層BUFが形成されている。そして、バッファ層BUF上にn−型半導体領域からなるドリフト層DRLが形成されている。バッファ層BUFは、例えば、逆バイアスのもとでは、空乏ストップ層として働き、順方向の導通モードでは、裏側のアノードの注入効率を制御する。
このドリフト層DRLは、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する。n−第1ドリフト領域DRL1は、バッファ層BUF上に形成され、n−第2ドリフト領域DRL2は、n−第1ドリフト領域DRL1上に形成されている。n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)は、バッファ層BUF中のn型不純物の濃度(nDB)より小さい(低い)。n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)は、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)より小さい。即ち、これらの濃度については、バッファ層BUF中のn型不純物の濃度(nDB)>n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)>n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)の関係がある。また、n−第2ドリフト領域DRL2の膜厚(LD2)は、n−第1ドリフト領域DRL1の膜厚(LD1)より大きい(厚い)。即ち、n−第2ドリフト領域DRL2の膜厚(LD2)>n−第1ドリフト領域DRL1の膜厚(LD1)の関係がある。
このドリフト層DRL(n−第2ドリフト領域DRL2)内にp型半導体領域からなるP型ボディ領域PB(P型ウエル領域ともいう)が形成されている。さらに、このP型ボディ領域PB中にn+型半導体領域からなるN型エミッタ領域NEが形成され、N型エミッタ領域NEとP型ボディ領域PBに接するようにP型エミッタ領域PEが形成されている。
そして、ドリフト層DRL(n−第2ドリフト領域DRL2)と、P型ボディ領域PBと、N型エミッタ領域NEとにわたって接するようにゲート絶縁膜GOXが形成され、このゲート絶縁膜GOX上には、ゲート電極GEが形成されている。また、N型エミッタ領域NEとP型エミッタ領域PE上に、エミッタ電極EEが形成されている。ゲート電極GEとエミッタ電極EEとの間には、層間絶縁膜ILが形成されている。一方、コレクタ領域CRの下面には、コレクタ電極CEが形成されている。
ここで、本実施の形態では、コレクタ領域CRと、バッファ層BUFと、ドリフト層DRLと、によって基板層が形成され、この基板層は、炭化シリコンを主材料としている。「主材料」とは、基板層を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「炭化シリコンを主材料としている」とは、基板層の材料が炭化シリコンを最も多く含んでいることを意味し、その他に不純物を含む場合を排除するものではないことを意味している。
コレクタ領域CRやP型ボディ領域PBは、炭化シリコンにp型不純物(例えば、アルミニウム(Al)やホウ素(B))が導入された半導体領域である。また、バッファ層BUFやドリフト層DRLやN型エミッタ領域NEは、炭化シリコンにn型不純物(例えば、窒素(N)やリン(P)や砒素(As))が導入された半導体領域である。
各半導体領域の不純物の濃度は、適宜設定可能であるが、バッファ層BUF中のn型不純物の濃度(nDB)は、例えば、1×1019cm−3未満である。n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)は、例えば、5×1015cm−3未満である。n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)は、例えば、2×1015cm−3未満である。また、N型エミッタ領域NE中のn型不純物の濃度は、例えば、1×1019cm−3以上である。
また、P型エミッタ領域PE中のp型不純物の濃度は、例えば、1×1019cm−3以上である。コレクタ領域CR中のp型不純物の濃度は、例えば、5×1017cm−3以上である。また、P型ボディ領域PB中のp型不純物の濃度は、例えば、1×1017cm−3以上5×1019cm−3未満である。
ゲート絶縁膜GOXは、例えば、酸化シリコン膜などの絶縁膜から形成され、ゲート電極GEは、例えば、ポリシリコン膜などの導電性膜から形成される。また、エミッタ電極EEは、アルミニウム(Al)、チタン(Ti)やニッケル(Ni)などの金属(導電性膜)から形成され、P型ボディ領域PB、N型エミッタ領域NEやP型エミッタ領域PEと電気的に接続されるように構成されている。ゲート電極GEとエミッタ電極EEとの間の層間絶縁膜ILは、例えば、酸化シリコン膜などの絶縁膜から形成される。
コレクタ電極CEは、半導体チップをモジュールに実装する際の接触抵抗を低減するために設けられている。そして、コレクタ電極CEは、例えば、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)や銀(Ag)などの金属(導電性膜)から形成されている。なお、コレクタ電極CEとして、窒化チタン(TiN)、窒化タンタル(TaN)などの導電性の窒化物膜を用いてもよい。また、窒化物膜と金属膜との積層膜を用いてもよい。
このように、本実施の形態においては、ドリフト層DRLを、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する積層構成としたので、半導体装置(半導体素子)のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
図3は、本実施の形態の比較例の半導体装置の構成を示す断面図である。図3に示す比較例の半導体装置においては、ドリフト層DRLが単層で構成されている。別の言い方をすれば、比較例の半導体装置は、図1の半導体装置において、nD1=nD2とした半導体装置と対応する。
図4は、比較例の半導体装置においてドリフト層を高濃度とした場合の、ドリフト層の内部電界を示す概念図である。図5は、比較例の半導体装置においてドリフト層を高濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。図6は、比較例の半導体装置においてドリフト層を低濃度とした場合の、ドリフト層の内部電界を示す概念図である。図7は、比較例の半導体装置においてドリフト層を低濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。
図4および図6において、横軸は、ドリフト層深さ(a.u.)を示し、縦軸は、ドリフト層電界(a.u.)を示す。横軸において、左側はコレクタ端(コレクタ領域側)であり、右側はエミッタ端(エミッタ領域側)である。また、図5および図7において、横軸は、時間(a.u.)を示し、縦軸は、Ic(コレクタ電流、a.u.)およびVc(コレクタ電圧、a.u.)を示す。
また、図8および図9は、ドリフト層の構成とドリフト層の内部電界との関係を示す概念図である。図8は、高電圧印加時の内部電界の様子を示し、図9は、動作時のドリフト層の内部電界を示す。ここでの高電圧は、耐圧相当の電圧(例えば、動作時の電圧の2倍程度)、例えば、15000V(15kV)であり、動作時の電圧は、6500V(6.5kV)である。図8および図9において、横軸は、ドリフト層深さ(μm)を示し、縦軸は、ドリフト層電界(MV/cm)を示す。
前述したように、nD1は、n−第1ドリフト領域DRL1中のn型不純物の濃度であり、nD2は、n−第2ドリフト領域DRL2中のn型不純物の濃度である。また、LD1は、n−第1ドリフト領域DRL1の膜厚(厚さ)であり、LD2は、n−第2ドリフト領域DRL2の膜厚(厚さ)である。図8および図9において、LD1=50μm、LD2=90μmである。図8および図9において、(i)のグラフ(一点鎖線)は、図1において、nD1=nD2=5×1014(5e14)cm−3とした場合、即ち、図3に示す単層のドリフト層DRLの不純物濃度を比較的高濃度(5×1014cm−3)とした場合のドリフト層の内部電界(ドリフト層電界)を示す。また、(ii)のグラフ(鎖線)は、図1において、nD1=nD2=2×1014(2e14)cm−3とした場合、即ち、図3に示す単層のドリフト層DRLの不純物濃度を比較的低濃度(2×1014cm−3)とした場合のドリフト層の内部電界(ドリフト層電界)を示す。また、(iii)のグラフ(実線)は、本実施の形態に係るグラフである。即ち、図1において、nD1=1×1015(1e15)cm−3とし、nD2=2×1014(2e14)cm−3とした場合、即ち、ドリフト層DRLを積層構成(DRL1、DRL2)とした場合のドリフト層の内部電界(ドリフト層電界)を示す。
(i)のグラフ(一点鎖線)に示すように、単層のドリフト層DRLを用い、不純物濃度を比較的高濃度(nD1=nD2=5e14cm−3)とした場合において、6500Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に20μmほど電界の印加されない領域が残る(図9)。これにより、スイッチング時にテール電流が流れる。一方で、15000Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、約1.69MV/cmの高い電界がエミッタ領域側の表面に発生する(図8)。
このような、エミッタ領域側への高い電界の印加を解消する方法の一つとして、ドリフト層DRLの不純物濃度を低くするという方法がある。例えば、nD1=nD2=2e14とした場合、(ii)のグラフ(鎖線)に示すように、15000Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、エミッタ領域側の表面の電界は約1.44MV/cmまで低下する(図8)。しかしながら、この場合、6500Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に電界の印加されない領域が残らない(図9)。よって、スイッチング時にテール電流が流れない。
これに対し、本実施の形態のように、ドリフト層DRLを積層構成(DRL1、DRL2)とした場合、(iii)のグラフ(実線)に示すように、15000Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、エミッタ領域側のドリフト層の表面の電界は約1.44MV/cmまで低下する(図8)。一方で、6500Vの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に20μmほど電界の印加されない領域が残る(図9)。これにより、スイッチング時にテール電流が流れる。
このように、本実施の形態によれば、高電圧の印加時には、エミッタ領域側のドリフト層の表面の電界を下げることができ、かつ、スイッチング時にはテール電流が流れることでノイズを低減することができる。
即ち、図4および図5に示すように、単層のドリフト層DRLにおいて、不純物濃度が比較的高濃度である場合には、エミッタ領域側の表面の電界が高くなるが(図4)、コレクタ電流において、テール電流が生じ、コレクタ電圧のリンギングを防止することができる。
即ち、図5に示すように、コレクタ電圧が0Vから電源電圧(閾値電圧)になってもテール電流と呼ばれるコレクタ電流が一定時間流れている。これは、IGBTにおいては、電源電圧が印加されたときに、ドリフト層内部で空間電荷領域が終端し、キャリア蓄積領域が残り、この蓄積キャリアが流れ続けるためである。しかしながら、このような電源電圧の印加時に蓄積キャリアがドリフト層に残るようにするためにはドリフト層の濃度を一定以上に高くする必要がある。一方、ドリフト層の濃度を高くすると、半導体装置に耐圧相当の高電圧を印加した場合に、エミッタ領域側の電界が高くなってしまう。
Si−IGBTをSiC−IGBTに置き換えるとSiC自体はSiの10倍の絶縁破壊電界を持つが、エミッタ領域側の部位、例えば、ゲート絶縁膜などは、Si−IGBTの場合と類似の材料を用いているため、その絶縁破壊電界は変わらない。例えば、SiC−IGBTのドリフト層は、2.0MV/cmの電界に耐えられるが、これに接するゲート絶縁膜(例えば、酸化シリコン膜)にはSiCとの誘電率の違いから、約5.3MV/cmの電界がかかり、絶縁破壊電界を越えてしまう。
一方で、図6および図7に示すように、単層のドリフト層DRLにおいて、不純物濃度が比較的低濃度である場合には、エミッタ領域側の表面の電界を低く抑えることができるが(図6)、コレクタ電流において、テール電流が生じず、コレクタ電圧のリンギング(ノイズ)が生じる。
即ち、耐圧相当の高電圧を印加したときにエミッタ領域側に高電界が発生する問題を解決するために、図6に示すようにドリフト層の濃度を下げると、電源電圧印加時のキャリアが蓄積された領域がなくなり、スイッチングの波形に乱れが生じ、ノイズ(高周波ノイズ)が発生し得る(図7)。
このように、スイッチング時のノイズの低減とエミッタ領域側の低電界化とは、トレードオフの関係にある。
これに対して、本実施の形態においては、ドリフト層DRLを積層構成(DRL1、DRL2)とすることで、前述したとおり、高電圧の印加時には、エミッタ領域側の電界を下げることができ、かつ、スイッチング時にはテール電流が流れることでノイズを低減することができる。
ドリフト層DRLの高濃度化により、高電圧の印加時のエミッタ領域側の電界を下げるため、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)とn−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)について、nD1>nD2とする必要がある。
また、ドリフト層DRLの高濃度化は、少数キャリア蓄積効果を妨げる働きがあるため、導通時の抵抗劣化を防ぐために、n−第2ドリフト領域DRL2は薄いほうが好ましい。このため、少なくとも、n−第1ドリフト領域DRL1の膜厚(LD1)は、n−第2ドリフト領域DRL2の膜厚(LD2)より小さく(薄く)する必要がある(LD1<LD2)。
なお、図1に示す半導体装置においては、n−第2ドリフト領域DRL2を単層としたが、n−第2ドリフト領域DRL2を積層構成としてもよい。但し、n−第2ドリフト領域DRL2を構成する複数の半導体領域の膜厚の合計は、n−第1ドリフト領域DRL1の膜厚より大きく(厚く)、n−第2ドリフト領域DRL2において、n−第1ドリフト領域DRL1と接する半導体領域のn型不純物の濃度は、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)よりも小さく(低く)する必要がある。
また、図1に示す半導体装置においては、いわゆるn型のSiC−IGBTを例に説明したが、p型のSiC−IGBTとしてもよい。さらに、図1に示す半導体装置においては、ワイドバンドギャップ半導体としてSiCを用いたが、例えば、GaNなどの他のワイドバンドギャップ半導体を用いてもよい。即ち、SiC−IGBTの他、GaN−IGBTとしてもよい。
[動作説明]
本実施の形態の半導体装置(SiC−IGBT)の動作について説明する。まず、IGBTがターンオンする動作について説明する。図1において、ゲート電極GEとエミッタ領域ERとの間に充分な正の電圧を印加することにより、MOSFETがターンオンして、エミッタ領域ERとドリフト層DRLとが、P型ボディ領域PBに形成されるチャネルを介して導通することになる。この場合、コレクタ領域CRとバッファ層BUF(ドリフト層DRL)の間が順バイアスされ、コレクタ領域CRからバッファ層BUFを介してドリフト層DRLへ正孔注入が起こる。続いて、ドリフト層DRLに注入された正孔のプラス電荷と同じだけの電子がドリフト層DRLに集まる。これにより、ドリフト層DRLの抵抗低下が起こり(伝導度変調)、IGBTはオン状態となる。
本実施の形態の半導体装置(SiC−IGBT)の動作について説明する。まず、IGBTがターンオンする動作について説明する。図1において、ゲート電極GEとエミッタ領域ERとの間に充分な正の電圧を印加することにより、MOSFETがターンオンして、エミッタ領域ERとドリフト層DRLとが、P型ボディ領域PBに形成されるチャネルを介して導通することになる。この場合、コレクタ領域CRとバッファ層BUF(ドリフト層DRL)の間が順バイアスされ、コレクタ領域CRからバッファ層BUFを介してドリフト層DRLへ正孔注入が起こる。続いて、ドリフト層DRLに注入された正孔のプラス電荷と同じだけの電子がドリフト層DRLに集まる。これにより、ドリフト層DRLの抵抗低下が起こり(伝導度変調)、IGBTはオン状態となる。
オン電圧には、コレクタ領域CRとドリフト層DRL(バッファ層BUF)との接合電圧が加わるが、ドリフト層DRLの抵抗値が伝導度変調により1桁以上低下するため、ドリフト層DRLの抵抗値がオン抵抗の大半を占めるようなる高耐圧では、パワーMOSFETよりもIGBTの方が低オン電圧となる。したがって、IGBTは、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーMOSFETでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、IGBTにおいては、高耐圧化を図るために、ドリフト層DRLの厚さを厚くしても、IGBTのオン動作時には伝導度変調が生じる。即ち、IGBTのオン状態においては、コレクタ電極CEに電圧を印加し、pn接合のビルトイン電圧以上にすると、コレクタ側から正孔が注入され、また、エミッタ領域側から電子が注入され、これによりドリフト層に電子と正孔がプラズマ状態となって蓄積する。この現象は少数キャリア蓄積効果と呼ばれ、この効果によりIGBTは、パワーMOSFETよりもオン抵抗を低くすることができるのである。つまり、IGBTによれば、パワーMOSFETと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができる。
続いて、IGBTがターンオフする動作について説明する。ゲート電極GEとエミッタ領域ERとの間の電圧を低下させると、MOSFETがターンオフする。この場合、エミッタ電極EEからドリフト層DRLへの電子注入が停止し、すでに注入された電子も寿命がつきて減少する。残留している電子と正孔は、それぞれコレクタ領域CRとエミッタ電極EE側へ直接流出して、流出が完了した時点でIGBTはオフ状態となる。このようにしてIGBTをオン/オフ動作させることができる。このオフ動作時(スイッチング時)に流れる電流が、前述のテール電流である。このように、スイッチング時には、キャリアの蓄積ならびに排出が必要なためパワーMOSFETに比べると損失が発生するが、この蓄積キャリアがテール電流となり、緩衝作用を成すために、スイッチング時のノイズの発生を抑えることができる。
[製法説明]
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
図10〜図17は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図10に示すように、SiCを主材料とする基板Sを用意する。この基板Sは、例えば、表面と、表面とは反対側の裏面とを有するn型またはp型半導体層からなる支持基板(基材部)SSと、支持基板SSの表面上に形成された基板層(エピタキシャル層)とを有する。基板層は、支持基板SSの表面上に形成されたp型半導体領域からなるコレクタ領域CR、コレクタ領域CR上に形成されたn型半導体層からなるバッファ層BUF、バッファ層BUF上に形成されたn型半導体層からなるドリフト層DRLを有している。
このドリフト層DRLは、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する。そして、バッファ層BUF中のn型不純物の濃度(nDB)と、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)と、n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)については、nDB>nD1>nD2の関係がある。また、n−第1ドリフト領域DRL1の膜厚(LD1)とn−第2ドリフト領域DRL2の膜厚(LD2)については、LD1<LD2の関係がある。このような基板Sを準備する。この基板Sの製造方法については、後述の実施の形態3において詳細に説明する。
次いで、図11に示すように、ドリフト層DRL(n−第2ドリフト領域DRL2)の露出面側に、P型ボディ領域PB、N型エミッタ領域NEおよびP型エミッタ領域PEを形成する。P型ボディ領域PBは、例えば、イオン注入法によって形成する。例えば、P型ボディ領域の形成領域に開口部を有するマスク膜(図示せず)をマスクとして、ドリフト層DRL(SiC)にp型不純物を導入することにより、P型ボディ領域PBを形成する。マスク膜としては、例えばSiO2(酸化シリコン)膜やフォトレジスト膜などを用いる。N型エミッタ領域NEおよびP型エミッタ領域PEは、例えば、イオン注入法によって形成する。例えば、P型エミッタ領域の形成領域に開口部を有するマスク膜(図示せず)をマスクとして、ドリフト層DRL(SiC)にp型不純物を導入することにより、P型エミッタ領域PEを形成する。また、例えば、N型エミッタ領域の形成領域に開口部を有するマスク膜(図示せず)をマスクとして、ドリフト層DRL(SiC)にn型不純物を導入することにより、N型エミッタ領域NEを形成する。この後、各領域に注入した不純物を活性化するための熱処理を行う。熱処理としては、1500度以上の温度で、0.5〜3分程度の熱処理を施す。
次いで、図12に示すように、P型ボディ領域PB、N型エミッタ領域NE、P型エミッタ領域PEおよびドリフト層DRL(n−第2ドリフト領域DRL2)上に、ゲート絶縁膜GOXを形成する。ゲート絶縁膜GOXとして、例えば、酸化シリコン膜をCVD(Chemical Vapor Deposition)法により形成する。ゲート絶縁膜GOXとして、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、ハフニウム酸化膜やアルミナ膜などの高誘電率膜を用いてもよい。これらの膜は、CVD法により形成することができる。また、CVD法の他、熱酸化法、ウェット酸化法、ドライ酸化法などを用いてゲート絶縁膜GOXを形成してもよい。
次いで、図13に示すように、ゲート絶縁膜GOX上に、ゲート電極GEを形成する。例えば、ゲート絶縁膜GOX上に、ポリシリコン膜をCVD法により形成する。なお、アモルファスシリコン膜を形成し、その後の熱処理により、ポリシリコン膜に変性させてもよい。次いで、ポリシリコン膜のパターニングを行うことにより、ゲート電極GEを形成する。例えば、フォトリソグラフィにより、ポリシリコン膜上に、ゲート電極の形成領域を覆うフォトレジスト膜を形成する。このフォトレジスト膜をマスクとして、ポリシリコン膜をエッチングすることにより、ゲート電極GEを形成する。この際、下層のゲート絶縁膜GOXを、ゲート電極GEと同じ形状にパターニングしてもよい。このゲート電極GEは、N型エミッタ領域NE、P型ボディ領域PBおよびドリフト層DRL(n−第2ドリフト領域DRL2)上に、ゲート絶縁膜GOXを介して配置される。
次いで、ゲート電極GE、N型エミッタ領域NEおよびP型エミッタ領域PE上に、層間絶縁膜ILを形成する。層間絶縁膜ILとして、例えば、酸化シリコン膜をCVD法により形成する。
次いで、図14に示すように、N型エミッタ領域NEおよびP型エミッタ領域PE上の層間絶縁膜ILをエッチングする。例えば、層間絶縁膜IL上に、エミッタ電極の接続領域に開口部を有するフォトレジスト膜を形成する。このフォトレジスト膜をマスクとして、層間絶縁膜ILをエッチングすることにより、N型エミッタ領域NEおよびP型エミッタ領域PEを露出させる。このN型エミッタ領域NEおよびP型エミッタ領域PEの露出領域は、コンタクトホールとなる。
次いで、図15に示すように、N型エミッタ領域NEとP型エミッタ領域PEの露出領域および層間絶縁膜IL上に、エミッタ電極EEを形成する。例えば、エミッタ電極EEとして、Al膜をスパッタリング法によって形成する。この後、必要に応じて、Al膜をパターニングする。
次いで、図16に示すように、基板Sの支持基板SSを除去する。これにより、コレクタ領域CRが露出する。例えば、支持基板SSの裏面側を上側とし、基板Sの支持基板SS側を研磨することにより、支持基板SSを除去する。
次いで、図17に示すように、コレクタ領域CRの露出面(下面)に、コレクタ電極CEを形成する。例えば、コレクタ領域CRの露出面(下面)を上側とし、コレクタ領域CRの露出面上に、スパッタリング法を用いてNi膜を形成する。これにより、Ni膜よりなるコレクタ電極CEが形成される。
(応用例)
上記製造工程においては、例えば、図10に示す、支持基板SS上にコレクタ領域CR、バッファ層BUFおよびドリフト層DRLが順に積層された基板Sを用いたが、他の構成の基板を用いてもよい。図18〜図20は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
上記製造工程においては、例えば、図10に示す、支持基板SS上にコレクタ領域CR、バッファ層BUFおよびドリフト層DRLが順に積層された基板Sを用いたが、他の構成の基板を用いてもよい。図18〜図20は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
例えば、図18に示すように、SiCを主材料とする基板Sとして、n型またはp型半導体層からなる支持基板(基材部)SS、支持基板SSの表面上に形成されたn型半導体層からなるドリフト層DRL、ドリフト層DRL上に形成されたn型半導体層からなるバッファ層BUF、バッファ層BUF上に形成されたp型半導体領域からなるコレクタ領域CRを有している。
このドリフト層DRLは、支持基板SS上に形成されたn−第1ドリフト領域DRL1とその上に形成されたn−第2ドリフト領域DRL2とを有する。そして、バッファ層BUF中のn型不純物の濃度(nDB)と、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)と、n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)については、nDB>nD1>nD2の関係がある。また、n−第1ドリフト領域DRL1の膜厚(LD1)とn−第2ドリフト領域DRL2の膜厚(LD2)については、LD1<LD2の関係がある。このような基板Sを準備する。この基板Sの製造方法については、後述の実施の形態3において詳細に説明する。
次いで、支持基板SSの裏面側を上側とし、基板Sの支持基板SS側を研磨することにより、支持基板SSを除去する。これにより、ドリフト層DRL(n−第2ドリフト領域DRL2)の上面が露出する(図19)。
次いで、図20に示すように、ドリフト層DRL(n−第2ドリフト領域DRL2)の露出面側に、P型ボディ領域PB、N型エミッタ領域NEおよびP型エミッタ領域PEを形成する。これらの領域は、上記製造工程と同様に、例えば、イオン注入法によって形成することができる。この後、上記製造工程と同様にして、ドリフト層DRL等の上に、ゲート絶縁膜GOX、ゲート電極GE、層間絶縁膜IL、エミッタ電極EEを順次形成し、さらに、コレクタ領域CRの下に、コレクタ電極CEを形成する。
(実施の形態2)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図21は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、IGBTである。中でも、SiよりもバンドギャップがSi比で3倍程度大きく、絶縁破壊電界強度がSiより10倍程度高いSiCを用いたものである。そして、本実施の形態においては、いわゆる、トレンチ型のゲート電極を採用している。このような、トレンチ型のゲート電極を採用した場合においても、SiC−IGBTは、非常に有用な特性を有する。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図21は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、IGBTである。中でも、SiよりもバンドギャップがSi比で3倍程度大きく、絶縁破壊電界強度がSiより10倍程度高いSiCを用いたものである。そして、本実施の形態においては、いわゆる、トレンチ型のゲート電極を採用している。このような、トレンチ型のゲート電極を採用した場合においても、SiC−IGBTは、非常に有用な特性を有する。
[構造説明]
本実施の形態の半導体装置においては、ゲート電極GEの構成以外は、実施の形態1の場合と同様である。
本実施の形態の半導体装置においては、ゲート電極GEの構成以外は、実施の形態1の場合と同様である。
図21に示すように、本実施の形態の半導体装置は、コレクタ領域CR、その上のバッファ層BUFおよびその上のドリフト層DRLが形成されている。そして、このコレクタ領域CRと、バッファ層BUFと、ドリフト層DRLと、によって基板層が形成され、この基板層は、SiCを主材料としている。
加えて、このドリフト層DRLは、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する。n−第1ドリフト領域DRL1は、バッファ層BUF上に形成され、n−第2ドリフト領域DRL2は、n−第1ドリフト領域DRL1上に形成されている。n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)は、バッファ層BUF中のn型不純物の濃度(nDB)より小さい(低い)。n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)は、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)より小さい。即ち、これらの濃度については、バッファ層BUF中のn型不純物の濃度(nDB)>n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)>n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)の関係がある。また、n−第2ドリフト領域DRL2の膜厚(LD2)は、n−第1ドリフト領域DRL1の膜厚(LD1)より大きい(厚い)。即ち、n−第2ドリフト領域DRL2の膜厚(LD2)>n−第1ドリフト領域DRL1の膜厚(LD1)の関係がある。
このドリフト層DRL(n−第2ドリフト領域DRL2)の上部にp型半導体領域からなるP型ボディ領域PB(P型ウエル領域ともいう)が形成されている。さらに、このP型ボディ領域PB上にn+型半導体領域からなるN型エミッタ領域NEが形成され、N型エミッタ領域NEとP型ボディ領域PBに接するようにP型エミッタ領域PEが形成されている。
そして、P型ボディ領域PBより深く、ドリフト層DRLに達するトレンチ(溝)Tが形成されている。このトレンチTは、ドリフト層DRLの表面(基板表面)と垂直をなす面で、N型エミッタ領域NE、P型ボディ領域PBおよびn−第2ドリフト領域DRL2と接する。そして、トレンチTの内壁にゲート絶縁膜GOXが形成され、このゲート絶縁膜GOXを介してトレンチTの内部を埋め込むようにゲート電極GEが形成されている。
また、コレクタ領域CRの下面には、コレクタ電極CEが形成されている。
本実施の形態の半導体装置の各部位の構成材料は、実施の形態1と同様の材料を用いることができる。
このように、本実施の形態においては、ドリフト層DRLを、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する積層構成としたので、実施の形態1において詳細に説明したように、半導体装置(半導体素子)のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
特に、トレンチ型のゲート電極を採用した場合、いわゆるプレーナ型のゲート電極を採用した場合と比較して、チャネル抵抗が小さくなる効果を有する。しかしながら、高電圧印加時においてトレンチの底部は、高電界にさらされる。このため、ドリフト層の不純物濃度を下げることで電界の緩和が可能となるが、ただ濃度を下げるだけでは、前述したように、スイッチング時にキャリアが蓄積された領域がなくなりノイズ発生が生じてしまう。
このように、トレンチ型のゲート電極を採用した場合、トレンチの底部が高電界にさらされるため、電解緩和の効果は大きい。例えば、図8の(i)の場合、エミッタ領域側に、約1.69MV/cmの電界が発生する。このときゲート絶縁膜には、ゲート酸化膜とSiCの誘電率に比に相当する2.63倍の電界がかかるため、およそ4.5MV/cmの電界が印加すると見積もられる。これは酸化膜の絶縁破壊電界である約5MV/cmに近くトレンチの角部など電界の集中しやすい箇所においては、絶縁破壊が生じる恐れがある。一方、図8の(iii)の場合では、同様に演算しても、ゲート絶縁膜にかかる電界は3.9MV/cmと見積もられる。このように、0.6MV/cmの大幅な電界緩和効果が見込める。
[動作説明]
本実施の形態の半導体装置(SiC−IGBT)の動作は、実施の形態1の場合と同様である。
本実施の形態の半導体装置(SiC−IGBT)の動作は、実施の形態1の場合と同様である。
[製法説明]
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。なお、実施の形態1と同様の工程については、その詳細な説明を省略する。
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。なお、実施の形態1と同様の工程については、その詳細な説明を省略する。
図22〜図29は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図22に示すように、SiCを主材料とする基板Sとして、n型またはp型半導体層からなる支持基板(基材部)SSと、支持基板SSの表面上に形成された基板層(エピタキシャル層)とを有する基板Sを用意する。基板層は、支持基板SSの表面上に形成されたp型半導体領域からなるコレクタ領域CR、コレクタ領域CR上に形成されたn型半導体層からなるバッファ層BUF、バッファ層BUF上に形成されたn型半導体層からなるドリフト層DRLを有している。
このドリフト層DRLは、支持基板SS上に形成されたn−第1ドリフト領域DRL1とその上に形成されたn−第2ドリフト領域DRL2とを有する。そして、バッファ層BUF中のn型不純物の濃度(nDB)と、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)と、n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)については、nDB>nD1>nD2の関係がある。また、n−第1ドリフト領域DRL1の膜厚(LD1)とn−第2ドリフト領域DRL2の膜厚(LD2)については、LD1<LD2の関係がある。このような基板Sを準備する。この基板Sの製造方法については、後述の実施の形態3において詳細に説明する。
次いで、図23に示すように、ドリフト層DRL(n−第2ドリフト領域DRL2)の露出面側に、P型ボディ領域PB、N型エミッタ領域NEおよびP型エミッタ領域PEを形成する。これらの領域は、実施の形態1と同様に、例えば、イオン注入法によって形成することができる。なお、n−第2ドリフト領域DRL2の両側に形成されたP型ボディ領域PBおよびN型エミッタ領域NEを、連続するように形成してもよい。即ち、n−第2ドリフト領域DRL2の中央部にも、P型ボディ領域PBおよびN型エミッタ領域NEを形成してもよい。
次いで、図24に示すように、ドリフト層DRL(n−第2ドリフト領域DRL2)にトレンチTを形成する。例えば、トレンチの形成領域に開口部を有するマスク膜を形成し、このマスク膜をマスクとしてドリフト層DRL(n−第2ドリフト領域DRL2)をエッチングすることにより、トレンチTを形成する。次いで、マスク膜を除去し、トレンチTの内部表面、N型エミッタ領域NEおよびP型エミッタ領域PE上に、ゲート絶縁膜GOXを形成する。ゲート絶縁膜GOXは、実施の形態1の場合と同様にして形成することができる。
次いで、図25に示すように、ゲート絶縁膜GOX上に、ゲート電極GEを形成する。例えば、ゲート絶縁膜GOX上に、埋め込む程度の膜厚のポリシリコン膜をCVD法により形成する。なお、アモルファスシリコン膜を形成し、その後の熱処理により、ポリシリコン膜に変性させてもよい。次いで、実施の形態1の場合と同様に、ポリシリコン膜のパターニングを行うことにより、ゲート電極GEを形成する。次いで、ゲート電極GE、N型エミッタ領域NEおよびP型エミッタ領域PE上に、実施の形態1の場合と同様に、層間絶縁膜ILを形成する。
次いで、図26に示すように、実施の形態1の場合と同様に、N型エミッタ領域NEおよびP型エミッタ領域PE上の層間絶縁膜ILをエッチングし、N型エミッタ領域NEとP型エミッタ領域PEの露出領域および層間絶縁膜IL上に、エミッタ電極EEを形成する(図27)。
次いで、図28に示すように、実施の形態1の場合と同様に、支持基板SSの裏面側を上側とし、基板Sの支持基板SS側を研磨することにより、支持基板SSを除去し、コレクタ領域CRの露出面(下面)に、コレクタ電極CEを形成する(図29)。
(応用例)
上記製造工程においては、例えば、図22に示す、支持基板SS上にコレクタ領域CR、バッファ層BUFおよびドリフト層DRLが順に積層された基板Sを用いたが、他の構成の基板を用いてもよい。図30〜図32は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
上記製造工程においては、例えば、図22に示す、支持基板SS上にコレクタ領域CR、バッファ層BUFおよびドリフト層DRLが順に積層された基板Sを用いたが、他の構成の基板を用いてもよい。図30〜図32は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
例えば、図30に示すように、SiCを主材料とする基板Sとして、n型またはp型半導体層からなる支持基板(基材部)SS、支持基板SSの表面上に形成されたn型半導体層からなるドリフト層DRL、ドリフト層DRL上に形成されたn型半導体層からなるバッファ層BUF、バッファ層BUF上に形成されたp型半導体領域からなるコレクタ領域CRを有している。
このドリフト層DRLは、支持基板SS上に形成されたn−第1ドリフト領域DRL1とその上に形成されたn−第2ドリフト領域DRL2とを有する。そして、バッファ層BUF中のn型不純物の濃度(nDB)と、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)と、n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)については、nDB>nD1>nD2の関係がある。また、n−第1ドリフト領域DRL1の膜厚(LD1)とn−第2ドリフト領域DRL2の膜厚(LD2)については、LD1<LD2の関係がある。このような基板Sを準備する。この基板Sの製造方法については、後述の実施の形態3において詳細に説明する。
次いで、支持基板SSの裏面側を上側とし、基板Sの支持基板SS側を研磨することにより、支持基板SSを除去する。これにより、ドリフト層DRL(n−第2ドリフト領域DRL2)の上面が露出する(図31)。
次いで、図32に示すように、ドリフト層DRL(n−第2ドリフト領域DRL2)の露出面側に、P型ボディ領域PB、N型エミッタ領域NEおよびP型エミッタ領域PEを形成する。これらの領域は、上記製造工程と同様に、例えば、イオン注入法によって形成することができる。この後、上記製造工程と同様にして、ドリフト層DRL等の上に、ゲート絶縁膜GOX、ゲート電極GE、層間絶縁膜IL、エミッタ電極EEを順次形成し、さらに、コレクタ領域CRの下に、コレクタ電極CEを形成する。
(実施の形態3)
本実施の形態においては、実施の形態1、2で説明した半導体装置に用いられる基板(基板層)について説明する。図33は、本実施の形態の半導体装置に用いられる基板層を示す断面図である。
本実施の形態においては、実施の形態1、2で説明した半導体装置に用いられる基板(基板層)について説明する。図33は、本実施の形態の半導体装置に用いられる基板層を示す断面図である。
実施の形態1、2で説明した半導体装置は、基板層を用いて形成される。この基板層は、図33に示すように、コレクタ領域CR、その上のバッファ層BUFおよびその上のドリフト層DRLを有している。そして、この基板層は、SiCを主材料としている。
加えて、このドリフト層DRLは、n−第1ドリフト領域DRL1とn−第2ドリフト領域DRL2とを有する。n−第1ドリフト領域DRL1は、バッファ層BUF上に形成され、n−第2ドリフト領域DRL2は、n−第1ドリフト領域DRL1上に形成されている。n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)は、バッファ層BUF中のn型不純物の濃度(nDB)より小さい(低い)。n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)は、n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)より小さい。即ち、これらの濃度については、バッファ層BUF中のn型不純物の濃度(nDB)>n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)>n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)の関係がある。また、n−第2ドリフト領域DRL2の膜厚(LD2)は、n−第1ドリフト領域DRL1の膜厚(LD1)より大きい(厚い)。即ち、n−第2ドリフト領域DRL2の膜厚(LD2)>n−第1ドリフト領域DRL1の膜厚(LD1)の関係がある。
このような基板層をあらかじめ準備しておくことで、実施の形態1、2において説明した特性の良好な半導体装置を容易に形成することができる。
図33に示す基板層は、例えば、実施の形態1、2の製造工程において説明したように、支持基板SS上に形成される。即ち、本実施の形態の半導体装置の製造用に用いられる基板は、支持基板SSと図33に示す基板層とを有する。
以下、具体的に、本実施の形態の半導体装置の製造用の基板の構成例およびその製造方法例について以下に説明する。
(第1構成例)
図34は、本実施の形態の半導体装置の製造用の基板の第1構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
図34は、本実施の形態の半導体装置の製造用の基板の第1構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
本構成例の基板Sは、図34に示すように、支持基板SS上に、基板層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)を有する。支持基板SSとしては、例えば、n型のバルク基板(例えば、SiC基板)を用いることができる。このn型のバルク基板上に、p型不純物を導入しながらSiCをエピタキシャル成長させることで、p+型半導体領域であるコレクタ領域CRを形成することができる。次いで、コレクタ領域CR上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、n+型半導体領域であるバッファ層BUFを形成することができる。次いで、バッファ層BUF上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、n−第1ドリフト領域DRL1を形成することができる。さらに、n−第1ドリフト領域DRL1上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、n−第2ドリフト領域DRL2を形成することができる。
上記エピタキシャル成長の際、n型不純物の濃度については、バッファ層BUF中のn型不純物の濃度(nDB)>n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)>n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)となるように、調整する。また、エピタキシャル成長の際、n−第2ドリフト領域DRL2の膜厚(LD2)が、n−第1ドリフト領域DRL1の膜厚(LD1)より大きく(厚く)なるように、調整する。
このようにして、本構成例の基板Sを形成することができる。この後は、実施の形態1、2の「製法説明」の欄において説明した工程にしたがって、実施の形態1、2で説明した半導体装置を形成することができる。
なお、上記実施の形態においては、n型のバルク基板を用いたが、図35に示すように、支持基板SSとして、p型のバルク基板を用いてもよい。図35は、本実施の形態の半導体装置の製造用の基板の他の例を示す断面図である。
本構成例の基板を用いて半導体装置を製造する場合、基板Sを研磨し、支持基板SSを除去し、基板層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)のみの構成としてから、半導体装置の各構成部を形成してもよいし、半導体装置の各構成部を形成した後、基板Sを研磨し、支持基板SS部を除去してもよい。
例えば、SiC−IGBTのドリフト層の膜厚は、15kVの耐圧で140μm程度、6.5kVの耐圧で60μm程度である。ドリフト層が多層になる場合、ウエハの端部において、エピタキシャル成長が不安定となり、ウエハの端部の強度が低下する恐れがある。このような場合には、基板層下に支持基板SSが存在する状態で半導体装置の各構成部を形成することで、ウエハの割れ(破損)を低減することができる。
(第2構成例)
図36は、本実施の形態の半導体装置の製造用の基板の第2構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
図36は、本実施の形態の半導体装置の製造用の基板の第2構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
本構成例の基板Sは、図36に示すように、支持基板SS上に、基板層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)を有する。しかしながら、上記第1構成例の場合と異なり、基板層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)のうち、ドリフト層DRL側に支持基板SSが配置されている。即ち、支持基板SS上に、n−第2ドリフト領域DRL2、n−第1ドリフト領域DRL1、バッファ層BUF、コレクタ領域CRが順に積層されている。
この支持基板SSとしては、例えば、n型のバルク基板(例えば、SiC基板)を用いることができる。このn型のバルク基板上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、n−第2ドリフト領域DRL2を形成することができる。次いで、n−第2ドリフト領域DRL2上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、n−第1ドリフト領域DRL1を形成することができる。次いで、n−第1ドリフト領域DRL1上に、n型不純物を導入しながらSiCをエピタキシャル成長させることで、バッファ層BUFを形成することができる。さらに、バッファ層BUF上に、p型不純物を導入しながらSiCをエピタキシャル成長させることで、p+型半導体領域であるコレクタ領域CRを形成することができる。
上記エピタキシャル成長の際、n型不純物の濃度については、バッファ層BUF中のn型不純物の濃度(nDB)>n−第1ドリフト領域DRL1中のn型不純物の濃度(nD1)>n−第2ドリフト領域DRL2中のn型不純物の濃度(nD2)となるように、調整する。また、エピタキシャル成長の際、n−第2ドリフト領域DRL2の膜厚(LD2)が、n−第1ドリフト領域DRL1の膜厚(LD1)より大きく(厚く)なるように、調整する。
このようにして、本構成例の基板Sを形成することができる。この後は、実施の形態1、2の「製法説明」の欄において説明した工程にしたがって、実施の形態1、2で説明した半導体装置を形成することができる。
なお、上記実施の形態においては、n型のバルク基板を用いたが、図37に示すように、支持基板SSとして、p型のバルク基板を用いてもよい。図37は、本実施の形態の半導体装置の製造用の基板の他の例を示す断面図である。
本構成例の基板を用いて半導体装置を製造する場合、基板Sを研磨し、支持基板SSを除去し、基板層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)のみの構成としてから、n−第2ドリフト領域DRL2側を上面とし、半導体装置の各構成部を形成する。
前述したように、ドリフト層の濃度を高くする場合、設計によっては少数キャリア蓄積効果が弱まり、導通損失が大きくなる可能性がある。しかしながら、SiCのエピタキシャル層は一般にSi面に成長するので、エミッタ領域側のゲート絶縁膜下のチャネル部がC面を向いている。このようにC面を向いたチャネル部の抵抗は、Si面より高くなる。これにより、エミッタ領域側からの電子の注入効率が高くなり、キャリア蓄積効果を高めることができる。これにより、設計の自由度を広げることが可能となる。
なお、本実施の形態においては、基板層の各層(コレクタ領域CR、バッファ層BUF、ドリフト層DRL)を、不純物を導入しながらエピタキシャル成長させることで形成したが、イオン注入法などを用いて不純物を導入してもよい。例えば、SiCをエピタキシャル成長させた後、SiC層にイオン注入法などにより不純物を導入する。
(実施の形態4)
上記実施の形態1、2において説明した半導体装置(SiC−IGBT)の適用箇所に制限はないが、例えば、上記半導体装置は、電力変換装置に適用することができる。
上記実施の形態1、2において説明した半導体装置(SiC−IGBT)の適用箇所に制限はないが、例えば、上記半導体装置は、電力変換装置に適用することができる。
ここでは、鉄道車両に用いられる電力変換装置を例に説明する。
図38は、本実施の形態の鉄道車両の構成を示す模式図である。図38に示すように、鉄道車両は、集電装置としてのパンタグラフPGと、変圧器MTRと、電力変換装置DC/ACと、交流電動機である3相モータM3と、車輪WHLとを含む。電力変換装置は、コンバータ装置AC/ADと、例えばコンデンサである容量CLと、インバータ装置DC/ACとを有する。
コンバータ装置AC/ADは、スイッチング素子としてIGBTを有する。スイッチング素子IGBTは、上アーム側、すなわち高電圧側と、下アーム側、すなわち低電圧側にそれぞれ配置されている。インバータ装置DC/ACは、スイッチング素子としてIGBTを有する。スイッチング素子IGBTは、上アーム側、すなわち高電圧側と、下アーム側、すなわち低電圧側にそれぞれ配置されている。なお、図38では、スイッチング素子であるIGBTについては、U相、V相およびW相の3相のうち一相について示している。
変圧器MTRの一次側の一端は、パンタグラフPGを介して架線RTに接続されている。変圧器MTRの一次側の他端は、車輪WHLを介して線路に接続されている。変圧器MTRの二次側の一端は、コンバータ装置AC/ADの上アーム側の端子に接続されている。変圧器MTRの二次側の他端は、コンバータ装置AC/ADの下アーム側の端子に接続されている。
コンバータ装置AC/ADの上アーム側の端子は、インバータ装置DC/ACの上アーム側の端子に接続されている。また、コンバータ装置AC/ADの下アーム側の端子は、インバータ装置DC/ACの下アーム側の端子に接続されている。さらに、インバータ装置DC/ACの上アーム側の端子と、インバータ装置DC/ACの下アーム側の端子との間に、容量CLが接続されている。また、図38では、インバータ装置DC/ACの出力側の3つの端子の各々は、U相、V相およびW相のそれぞれとして、3相モータM3に接続されている。
架線RTからパンタグラフPGにより高圧交流電圧(例えば、25kVまたは15kV)は、その電圧が変圧器MTRによって、例えば3.3kVの交流電圧に変圧(降圧)された後、コンバータ装置AC/ADにより所望の直流電力(例えば、3.3kV)に変換される。コンバータ装置AC/ADにより変換された直流電力は、その電圧が容量CLにより平滑化される。容量CLにより電圧が平滑化された直流電力は、インバータ装置DC/ACにより交流電圧に変換される。インバータ装置DC/ACにより変換された交流電圧は、3相モータM3に供給される。交流電力が供給された3相モータM3が車輪WHLを回転駆動することで、鉄道車両が加速される。
このように、鉄道車両のコンバータ装置AC/ADおよびインバータ装置DC/ACに、実施の形態1、2で説明したSiC−IGBTを適用することができる。実施の形態1、2で説明したSiC−IGBTを適用した場合、素子の耐圧特性が高いため、装置の故障頻度が低く鉄道システムのライフサイクルコストを低減することができる。また、スイッチング時に発生する高調波ノイズが少ないため、ノイズを除去するための回路の部品点数を削減することができる。また、鉄道車両に搭載する他の電子部品のノイズの影響を受け難く、ノイズによる悪影響を回避することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
AC/AD コンバータ装置
BUF バッファ層
CE コレクタ電極
CL 容量
CR コレクタ領域
DC/AC インバータ装置
DRL ドリフト層
DRL1 第1ドリフト領域
DRL2 第2ドリフト領域
EE エミッタ電極
ER エミッタ領域
GE ゲート電極
GOX ゲート絶縁膜
IL 層間絶縁膜
LD1 膜厚
LD2 膜厚
M3 3相モータ
MTR 変圧器
nD1 n型不純物の濃度
nD2 n型不純物の濃度
NE N型エミッタ領域
PB P型ボディ領域
PE P型エミッタ領域
PG パンタグラフ
RT 架線
S 基板
SS 支持基板
T トレンチ
WHL 車輪
BUF バッファ層
CE コレクタ電極
CL 容量
CR コレクタ領域
DC/AC インバータ装置
DRL ドリフト層
DRL1 第1ドリフト領域
DRL2 第2ドリフト領域
EE エミッタ電極
ER エミッタ領域
GE ゲート電極
GOX ゲート絶縁膜
IL 層間絶縁膜
LD1 膜厚
LD2 膜厚
M3 3相モータ
MTR 変圧器
nD1 n型不純物の濃度
nD2 n型不純物の濃度
NE N型エミッタ領域
PB P型ボディ領域
PE P型エミッタ領域
PG パンタグラフ
RT 架線
S 基板
SS 支持基板
T トレンチ
WHL 車輪
Claims (15)
- 絶縁ゲートバイポーラトランジスタを含み、
前記絶縁ゲートバイポーラトランジスタは、
(a)第1面、前記第1面とは反対側の第2面を有する第1導電型のコレクタ領域と、
(b)前記コレクタ領域の前記第1面上に形成された第2導電型のバッファ層と、
(c)前記バッファ層上に形成された第2導電型のドリフト層と、
(d)前記ドリフト層内に形成された第1導電型の半導体領域と、
(e)前記半導体領域内に形成された第2導電型のエミッタ領域と、
(f)前記ドリフト層と、前記半導体領域と、前記エミッタ領域とにわたって接するように形成されたゲート絶縁膜と、
(g)前記ゲート絶縁膜上に形成されたゲート電極と、
(h)前記コレクタ領域の前記第2面上に形成されたコレクタ電極と、
を有し、
前記ドリフト層は、
(c1)前記バッファ層上に形成された第2導電型の第1ドリフト領域と、
(c2)前記第1ドリフト領域上に形成された第2導電型の第2ドリフト領域と、を有し、
(c3)前記第1ドリフト領域の不純物濃度は、前記バッファ層の不純物濃度よりも低く、前記第2ドリフト領域の不純物濃度よりも高く、
(c4)前記第1ドリフト領域の厚さは、前記第2ドリフト領域の厚さよりも薄い、半導体装置。 - 請求項1に記載の半導体装置において、
前記コレクタ領域と、前記バッファ層と、前記ドリフト層と、によって基板層が形成され、前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、半導体装置。 - 請求項2に記載の半導体装置において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、半導体装置。 - 請求項2に記載の半導体装置において、
前記第1導電型は、p型であり、前記第2導電型は、n型である、半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極は、前記第2ドリフト領域に形成された溝の内部に、前記ゲート絶縁膜を介して配置されている、半導体装置。 - 請求項5に記載の半導体装置において、
前記コレクタ領域と、前記バッファ層と、前記ドリフト層と、によって基板層が形成され、前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、半導体装置。 - 請求項6に記載の半導体装置において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、半導体装置。 - 請求項6に記載の半導体装置において、
前記第1導電型は、p型であり、前記第2導電型は、n型である、半導体装置。 - 基板層を有する基板であって、
前記基板層は、
(a)第1面、前記第1面とは反対側の第2面を有する第1導電型のコレクタ領域と、
(b)前記コレクタ領域の前記第1面上に形成された第2導電型のバッファ層と、
(c)前記バッファ層上に形成された第2導電型のドリフト層と、
を有し、
前記ドリフト層は、
(c1)前記バッファ層上に形成された第2導電型の第1ドリフト領域と、
(c2)前記第1ドリフト領域上に形成された第2導電型の第2ドリフト領域と、を有し、
(c3)前記第1ドリフト領域の不純物濃度は、前記バッファ層の不純物濃度よりも低く、前記第2ドリフト領域の不純物濃度よりも高く、
(c4)前記第1ドリフト領域の厚さは、前記第2ドリフト領域の厚さよりも薄く、
前記コレクタ領域と、前記バッファ層と、前記第1ドリフト領域と、前記第2ドリフト領域とは、エピタキシャル層である、基板。 - 請求項9に記載の基板において、
前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、基板。 - 請求項10に記載の基板において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、基板。 - 請求項9に記載の基板において、
前記基板は、支持基板と、前記基板層とを有し、
前記支持基板は、前記基板層の前記コレクタ領域側に形成されている、基板。 - 請求項9に記載の基板において、
前記基板は、支持基板と、前記基板層とを有し、
前記支持基板は、前記基板層の前記第2ドリフト領域側に形成されている、基板。 - 請求項9に記載の基板において、
前記基板の前記基板層に、
(d)前記ドリフト層内に形成された第1導電型の半導体領域と、
(e)前記半導体領域内に形成された第2導電型のエミッタ領域と、
(f)前記ドリフト層と、前記半導体領域と、前記エミッタ領域とにわたって接するように形成されたゲート絶縁膜と、
(g)前記ゲート絶縁膜上に形成されたゲート電極と、
(h)前記コレクタ領域の前記第2面上に形成されたコレクタ電極と、
を有する絶縁ゲートバイポーラトランジスタが形成される、基板。 - 請求項1記載の半導体装置を有する、電力変換装置。
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